Do sự cố trong các hạn chế thiết kế synopsys được tạo tự động cho IP Hệ thống bộ xử lý cứng Arria® V/Cyclone® V, bạn có thể thấy cảnh báo này khi biên dịch hoặc phân tích thời gian.
Sự cố là do thứ tự chuyển nhượng không chính xác trong tệp hps_sdram_p0.sdc.
Để giải quyết vấn đề này, bạn có thể sửa đổi các dòng sau trong tệp hps_sdram_p0.sdc.
Từ:
# Đây là đồng hồ CK
đi trước { ck_pin } {
set_clock_uncertainty -to [ get_clocks] (WL_JITTER)
create_generated_clock -multiply_by 1 -source -master_clock "" -name
}
# Đây là đồng hồ CK#clock
đi trước { ckn_pin } {
set_clock_uncertainty -to [ get_clocks] (WL_JITTER)
create_generated_clock -multiply_by 1 -invert -source -master_clock "" -name
}
Để:
# Đây là đồng hồ CK
đi trước { ck_pin } {
create_generated_clock -multiply_by 1 -source -master_clock "" -name
set_clock_uncertainty -to [ get_clocks] (WL_JITTER)
}
# Đây là đồng hồ CK#clock
đi trước { ckn_pin } {
create_generated_clock -multiply_by 1 -invert -source -master_clock "" -name
set_clock_uncertainty -to [ get_clocks] (WL_JITTER)
}
Vấn đề này được lên lịch sẽ được giải quyết trong bản phát hành phần mềm Quartus® II trong tương lai.