ID bài viết: 000074124 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 14/06/2019

Tại sao tôi quan sát tần số không chính xác từ đầu ra IP IOPLL được xếp tầng trong mô phỏng?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® IOPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể thấy tần số hoặc hành vi không chính xác trong quá trình mô phỏng IP IOPLL tầng cho các thiết bị Intel® Arria® 10, Intel Cyclone® 10 GX Intel® Stratix® 10.

    Điều này là do một lỗi trong mô hình mô phỏng đơn giản được tạo ra từ IP IOPLL theo mặc định.

    Độ phân giải

    Để giải quyết vấn đề này, bật tùy chọn PLL Auto Reset trong Cài đặt PLL Vật lý trước khi tạo IP IOPLL.  Điều này cho phép mô hình mô phỏng nâng cao không bị ảnh hưởng bởi vấn đề này.

    Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành phần mềm Intel Quartus® Prime trong tương lai

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC
    FPGA Intel® Cyclone® 10 GX
    FPGA Intel® Arria® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.