ID bài viết: 000074098 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 08/04/2015

Lỗi (178018): Các kênh trong các nhóm kênh liên kết chứa các kênh sau phải được đặt ở các vị trí tiếp giáp. Nếu sử dụng PLLs CMU, các khoảng trống phải được để lại cho kênh PLL truyền.

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Do sự cố trong phần mềm Quartus® II phiên bản 13.0, bạn có thể thấy lỗi này với các kênh liên kết không tiếp giáp được tăng tốc từ kênh CMU PLL trong thiết bị Arria® V GX/GT hoặc Cyclone® V.
Độ phân giải

Để giải quyết vấn đề này, bạn có thể làm cho PHY của mình đủ rộng để lấp đầy các kênh chưa sử dụng để làm cho giao diện tiếp giáp.

Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành phần mềm Quartus II trong tương lai.

Các sản phẩm liên quan

Bài viết này áp dụng cho 8 sản phẩm

FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Cyclone® V GT
FPGA Cyclone® V GX
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Cyclone® V SX

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.