Ví dụ thiết kế này trình diễn cách tải lại hệ số từ tệp khi sử dụng chức năng IP MegaCore của trình biên dịch xung hữu hạn (FIR). Trình biên dịch FIR mang lại tính linh hoạt để thay đổi hệ số tại thời điểm chạy. Trong khi Trình biên dịch FIR đang xử lý dữ liệu với một tập hợp hệ số, bạn có thể tải lại một bộ khác mà không cần tạm dừng xử lý lõi.
Để tối ưu hóa hiệu quả silicon, hệ số không được lưu trữ theo thứ tự tự nhiên của chúng. Ví dụ này giải thích các bước để đặt lại hệ số bằng cách sử dụng coef_seq.execó thể thực thi được biên dịch trước . Bộ lọc sử dụng bốn tập hợp hệ số: low pass, high pass, band pass và band reject filter. Hai đầu tiên được tham số hóa trong Toolbench IP; hai thứ hai phải được tải lại vào thời điểm chạy và yêu cầu đặt lại thứ tự trước. Bàn kiểm tra được cung cấp cho bạn biết cách thiết lập kiểm soát để tải lại hệ số để đáp ứng các yêu cầu về thời gian.
Tải xuống các tệp được sử dụng trong ví dụ này:
- Tải xuống tệp thiết kế mẫu tải lại hệ số FIR (Phiên bản 91)
- Tải xuống tệp README tải lại hệ số FIR (Phiên bản 91)
Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel® Design Example.
Các tệp trong tệp tải xuống zip bao gồm:
- fir91.v - Tập tin trình biên dịch FIR
- coef_reload_tb.v - Tập tin Testbench
- coef_reload_msim.tcl - Kịch bản Tcl để chạy mô phỏng chức năng bằng công cụ ModelSim*
- coef_seq.exe - Windows thực thi được thứ tự lại các hệ số
Bảng 1. Danh sách cổng trình biên dịch FIR
Tên cổng |
Loại |
Mô tả |
|---|---|---|
Clk |
Nhập |
Tín hiệu đồng hồ |
reset_n |
Nhập |
Tín hiệu đặt lại chủ động đồng bộ thấp |
sink_data[15:0] |
Nhập |
Dữ liệu đầu vào mẫu |
coef_set |
Nhập |
Chọn bộ hệ số được sử dụng để tính toán |
sink_valid |
Nhập |
Hiển thị khi dữ liệu đầu vào hợp lệ |
source_ready |
Nhập |
Được xác nhận bởi mô-đun hạ lưu nếu nó có thể chấp nhận dữ liệu |
sink_error[1:0] |
Nhập |
Tín hiệu lỗi cho thấy Avalon®vi phạm giao thức -ST ở phía chìm |
coef_set_in |
Nhập |
Chọn bộ hệ số được tải lại |
coef_we |
Nhập |
Tín hiệu bật ghi cao chủ động |
coef_in[18:0] |
Nhập |
Giá trị hệ số đầu vào khi tải lại hệ số |
source_data[37:0] |
Ra |
Đầu ra bộ lọc |
sink_ready |
Ra |
Được bộ lọc FIR hiển thị khi có thể chấp nhận dữ liệu |
source_valid |
Ra |
Được hiển thị bởi bộ lọc FIR khi có dữ liệu hợp lệ để xuất |
source_error[1:0] |
Ra |
Tín hiệu lỗi cho Avalon®vi phạm giao thức -ST ở phía nguồn |
Bảng 2. Thông số trình biên dịch FIR
Thông số FIR |
Giá trị |
|---|---|
Tốc độ lọc |
Duy nhất |
Số kênh đầu vào |
1 |
Bitwidth đầu vào |
16 |
Bitwidth đầu ra |
38 (Độ phân giải đầy đủ) |
Hệ số Bitwidth |
16 |
Số Bộ hệ số |
2 |
Số hệ số trong mỗi tập hợp |
37 |
Dòng thiết bị |
Stratix® IV |
Cấu trúc |
DA: Bộ lọc song song hoàn toàn |
Cấp đường ống |
1 |
Lưu trữ dữ liệu |
Các tế bào logic |
Bộ lưu trữ hệ số |
M512 |
Hộp tải lại hệ số |
Kiểm tra |
Sử dụng Hộp Đồng hồ Đơn |
Kiểm tra |