Ví dụ thiết kế này cho thấy việc sử dụng bộ nhớ kết hợp chặt chẽ trong các thiết kế bao gồm Nios II xử lý. Bằng cách cho phép máy chủ bộ nhớ kết hợp chặt chẽ của bộ xử lý, bộ xử lý Nios II đảm bảo truy cập cố định độ trễ thấp vào bộ nhớ trên chip cho các ứng dụng quan trọng về hiệu suất. Thiết kế này được cung cấp cho các bộ phát triển Intel® FPGA hành sau:
- Bộ đánh giá nhúng Nios II, phiên Cyclone® III
- Bộ phát triển hệ thống nhúng, Cyclone iii phiên bản
- Bộ phát triển FPGA Stratix® IV GX
Sử dụng ví dụ thiết kế này
- Sử dụng bộ nhớ kết hợp chặt chẽ với hướng dẫn bộ xử lý Nios II mô tả các hướng dẫn chi tiết để tạo ra một hệ thống Nios II sử dụng bộ nhớ kết hợp chặt chẽ.
- tcm.zip chứa các tệp C cần thiết để chạy thiết kế như được giải thích trong tài liệu.
- Nios II Ethernet Standard Design Example cung cấp nền tảng phần cứng chạy trên thiết kế.
Việc sử dụng thiết kế này được điều chỉnh và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép mẫu ® thiết kế Intel®.
Yêu cầu về phần cứng
- Nios II lõi với máy chủ kết hợp chặt chẽ
- Bộ nhớ trên chip
- Bộ điều khiển DDRx SDRAM
- JTAG UART
- Bộ tính giờ hệ thống
- Bộ tính giờ có độ phân giải cao
- Bộ đếm hiệu năng
- I/Os song song LED (PIOs)
- Thiết bị ngoại vi nhận dạng hệ thống (ID)
Liên kết liên quan
Để biết thêm thông tin về việc sử dụng ví dụ này trong dự án của bạn, hãy truy cập: