Tóm tắt thiết kế
Thiết kế này thể hiện cách khởi tạo ALTGX hoặc ALTLVDS riêng biệt từ phiên bản chức năng MegaCore tốc độ gấp ba Ethernet (TSE).
Thiết kế này khởi tạo TSE MegaCore mà không chọn GXB hoặc LVDS I/O. ALTGX hoặc ALTLVDS được khởi tạo riêng và được định cấu hình để giao diện với lớp con mã hóa vật lý TSE (PCS) thông qua giao diện mười bit (TBI), như trong Hình 1.
Tải xuống các tệp được sử dụng trong ví dụ này:
Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel®.
Các tệp trong bản tải xuống bao gồm:
- s4gx_tse_lvds.qar - Lưu trữ Thiết kế TSE bằng ALTLVDS
- s4gx_tse_gxb.qar - Kho lưu trữ thiết kế TSE sử dụng ALTGX
Cấu hình ALTGX bằng các Cài đặt sau:
- Trong tab Chung, đặt giao thức thành Cơ bản
- Trong tab Chung, đặt độ rộng kênh thành 10
- Trong tab Chung, đặt tốc độ dữ liệu là 1,25 Gbps và tần số đồng hồ đầu vào lên 125 MHz
Lưu ý: Khối ALTGX_RECONFIG khởi động cho Stratix® IV GX và Arria® II GX.
Đối với giao diện TSE đến ALTGX, kết nối các tín hiệu sau:
- tbi_rx_clk (TSE) sang rx_clkout mềm (ALTGX)
- tbi_rx_d[9.0] (TSE) rx_dataout[9.0] (ALTGX)
- tbi_tx_clk (TSE) sang tx_clkout (ALTGX)
- tbi_tx_d[9.0] (TSE) tx_datain[9.0] (ALTGX)
Cấu hình ALTLVDS RX bằng các Cài đặt sau:
- Trong tab Chung, bật chế độ Căn chỉnh Pha Động (DPA)
- Trong tab Chung, đặt hệ số deserializer thành 10
- Trong tab cài đặt Tần số/PLL, đặt tốc độ dữ liệu thành 1,25 Gbps và tần số đồng hồ đầu vào đến 125 MHz
- Trong tab DPA settings 1, kiểm tra cổng đầu ra 'rx_divfwdclk' và bỏ qua tùy chọn DPA FIFO
Đối với giao diện TSE sang ALTLVDS, kết nối các tín hiệu sau:
- tbi_rx_clk (TSE) sang rx_divfwdclk mềm (ALTLVDS)
- tbi_rx_d[0.9] (TSE) đến rx_out[9.0] (ALTLVDS)
- tbi_tx_clk mạch hệ thống (TSE) đến 125MHz
- tbi_tx_d[0..9] (TSE) tx_in[9.0] (ALTLVDS)
Lưu ý: Bus dữ liệu TSE TBI đến kết nối bus dữ liệu LVDS theo thứ tự ngược lại.
Lưu ý: Đối với trình tự đặt lại ALTGX và ALTLVDS, vui lòng tham khảo sổ tay thiết bị.