Ví dụ thiết kế I/O vi phân tốc độ cao của phần mềm Quartus® II bao gồm ba siêu chức năng:
- Máy thu LVDS (altlvds_rx)
- Hệ số nhân (lpm_mult)
- Bộ phát LVDS (altlvds_tx).
Bộ thu LVDS, hệ số nhân và mô-đun máy phát LVDS được tạo ra bằng cách sử dụng phần mềm Quartus® II MegaWizard® Plug-In. Chúng được kết nối như trong Hình 1, minh họa hiệu suất của:
- Chuyển đổi dữ liệu nối tiếp 840 megabit mỗi giây (Mbps) thành dữ liệu song song 8 bit bằng cách sử dụng altlvds_rx
- Nhân hai dữ liệu song song 8 bit bằng cách sử dụng lpm_mult
- Chuyển đổi dữ liệu song song từ hệ số nhân sang dữ liệu nối tiếp bằng cách sử dụng altlvds_tx
Hệ số nhân sẽ được triển khai trong một khối xử lý tín hiệu kỹ thuật số chuyên dụng (DSP) trong thiết bị Intel® Stratix® của bạn. Động cơ đằng sau ví dụ này là hiển thị chuyển đổi dữ liệu. Phần thử nghiệm được tạo ra ở Verilog và mô phỏng bằng công cụ ModelSim*Intel® FPGA.
Tải xuống các tệp được sử dụng trong ví dụ này:
Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel® Design Example.
Bảng 1. Các tệp bao gồm trong diff_io_top.zip
| Mô tả | tập tin thư | mục |
|---|---|---|
| Src | diff_io_top.v lvds_rx.v mult.v lvds_tx.v |
Tập tin thiết kế cấp cao nhất khởi động máy thu, hệ số nhân và bộ phát Bộ thu LVDS được tạo ra bởi MegaWizard Plug-In Hệ số nhân 8-bit được tạo ra bởi MegaWizard Plug-In Bộ phát LVDS được tạo ra bởi MegaWizard Plug-In |
| Sim | testbench.y diff_io_top.vo diff_io_top.sdo comp_altera_lib.do comp_gate.do gate_sim.do Stratix thư viện |
Tạo tức thì mô-đun cấp cao nhất và bao gồm các vectơ thử nghiệm Verilog netlist do phần mềm Quartus II tạo ra sẽ được sử dụng với công cụ ModelSim Tệp thời gian SDF do phần mềm Quartus II tạo ra Kịch bản để biên dịch thư viện Stratix hành Kịch bản để biên dịch thử nghiệm và netlist cấp cổng Kịch bản để chạy thiết kế trong công cụ ModelSim Mô hình biên dịch ModelSim |
Bảng 2. Danh sách cổng mẫu thiết kế I/O vi phân tốc độ cao
| Mô tả loại | tên | cổng |
|---|---|---|
| rx_in[0] | Nhập | Dữ liệu nhị phân đầu vào nối tiếp không đăng nhập 1 bit |
| rx_in[1] | Nhập | Dữ liệu nhị phân đầu vào nối tiếp không đăng nhập 1 bit |
| rx_inclock | Nhập | Đồng hồ đầu vào với tần số 105 MHz |
| tx_out[0] | Ra | Dữ liệu nhị phân đầu ra nối tiếp không đăng nhập 1 bit |
| tx_out[1] | Ra | Dữ liệu nhị phân đầu ra nối tiếp không đăng nhập 1 bit |
| tx_outclock | Ra | Xung xung đầu ra từ vòng lặp khóa pha (PLL) với tần số 105 MHz |
Mô phỏng thiết kế
- Gọi công cụ ModelSim* 5.6c.
- Thay đổi thư mục sang vị trí có tệp mô phỏng.
- Nguồn lệnh gate_sim.do bằng cách sử dụng lệnh: VSIM > thực gate_sim.do
Kết quả của phép nhân xuất hiện sau 180 ns.
Liên kết liên quan
Để biết thêm thông tin về việc sử dụng ví dụ này trong dự án của bạn, hãy truy cập:
- Chương hỗ trợ Mentor Graphics ModelSim* và QuestaSim của tập 3 của sổ tay Quartus® II