Stratix III và Stratix IV FPGA chuyên dụng các khối xử lý tín hiệu kỹ thuật số (DSP) hiệu suất cao được tối ưu hóa cho các ứng dụng DSP. Mẫu này cho thấy các ví dụ về cách suy ra các khối DSP với các tính năng khác nhau từ mã Verilog HDL trong các thiết bị Stratix III Stratix IV.
Mỗi trong số các hoạt động DSP sau (với tài nguyên được sử dụng trong các ví dụ) phù hợp với một phần tử khối DSP 18-bit:
- Bốn bộ bổ sung hệ số nhân
- Bốn bộ tích lũy hệ số nhân
- Bốn bộ bổ sung nhân với đầu vào đã đăng ký dịch chuyển
- Nhân phức tạp
- Tám bộ bổ sung nhân với chuỗi trình bổ sung đầu ra
Ngoài ra, khi đóng gói đăng ký xảy ra cho bất kỳ hoạt động DSP nào trong số này, không cần phải có tế bào logic bổ sung cho thanh ghi.
Tải xuống các tệp được sử dụng trong ví dụ này:
Việc sử dụng thiết kế này được điều chỉnh và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel®.
Các tệp trong tệp tải xuống zip bao gồm:
- four_mult_add - thư mục chứa dự án phần mềm phát triển Quartus® II và tệp nguồn cho bốn ví dụ trình bổ sung hệ số nhân
- four_mult_accum - thư mục chứa dự án Quartus II và tệp nguồn cho bốn ví dụ tích lũy hệ số nhân
- four_mult_add_shift_register_input - thư mục chứa dự án Quartus II và tệp nguồn cho bốn bộ bổ sung nhân với ví dụ đầu vào đã đăng ký shift
- complex_mult - thư mục chứa dự án Quartus II và tệp nguồn cho ví dụ nhân phức tạp
- sum_of_eight_adder_chain - thư mục chứa dự án Quartus II và tệp nguồn cho tám bộ bổ sung nhân với ví dụ chuỗi trình bổ sung đầu ra