Trung tâm hỗ trợ IP giao diện bộ nhớ ngoài

Trang hỗ trợ Giao diện Bộ nhớ Ngoài (EMIF) cung cấp quy trình thiết kế từ đầu đến cuối cho Intel FPGAs.

Giới thiệu

Trang hỗ trợ Giao diện bộ nhớ ngoài (EMIF) sẽ giúp bạn tìm thông tin về Agilex™ 7, Stratix® 10, Arria® 10 và Cyclone® 10 FPGAs về cách lập kế hoạch, thiết kế, triển khai và xác minh giao diện bộ nhớ ngoài của bạn. Bạn cũng sẽ tìm thấy gỡ lỗi, đào tạo và các tài liệu tài nguyên khác trên trang này.

Trang này được thiết lập để hướng dẫn bạn qua quá trình thiết kế từ đầu đến cuối.

Để biết tài nguyên hỗ trợ liên quan đến các FPGAs khác, hãy tìm kiếm trong các liên kết sau: Hành trình thiết kế giao thức giao diện FPGA Agilex™ 7, Tài liệu FPGA, Khóa đào tạo, Video, Ví dụ thiết kế và Cơ sở kiến thức.

1. Lựa chọn thiết bị

Làm cách nào để chọn thiết bị?

Có hai công cụ để giúp bạn chọn Intel® FPGA dựa trên yêu cầu bộ nhớ của bạn:

	Bộ chọn thiết bị EMIF	Công cụ ước tính thông số kỹ thuật EMIF
Tính năng	Xác định các giao diện bộ nhớ cần thiết để đạt được băng thông mong muốn Tính toán băng thông dựa trên cấu hình bộ nhớ đã chọn Hiển thị tất cả các FPGAs Agilex™ 7, Stratix® 10 và Arria® 10 hỗ trợ các giao diện bộ nhớ đã chọn	Xác định hiệu suất có thể đạt được cho cấu hình cụ thể của dòng thiết bị Intel FPGA đã chọn Hiển thị tần số tối đa cho từng dòng FPGA, cấp tốc độ và cấu hình EMIF dựa trên các lựa chọn bộ lọc Tìm và so sánh hiệu suất của từng giao diện và cấu hình bộ nhớ ngoài được hỗ trợ cho FPGAs của chúng tôi
Hỗ trợ thiết bị	FPGAs Agilex™ 7 Stratix® 10 FPGAs Arria® 10 FPGAs	Tất cả Intel FPGAs
Tài nguyên	Hướng dẫn sử dụng công cụ chọn thiết bị EMIF Video hướng dẫn bộ chọn thiết bị EMIF	Video hướng dẫn công cụ ước tính thông số kỹ thuật EMIF
Công cụ EMIF	Tải xuống bộ chọn thiết bị EMIF cho các thiết bị Agilex™ 7, Stratix® 10 hoặc Arria® 10	Mở trang ước tính thông số kỹ thuật EMIF

Xem tất cả Hiện ít hơn

Làm cách nào để chọn Tài sản Trí tuệ (IP) Bộ nhớ ngoài?

Để tìm hiểu về các tài sản trí tuệ (IP) bộ nhớ khác nhau có sẵn, hãy tham khảo chương trình đào tạo trực tuyến sau:

Khóa đào tạo	Mô tả
Giới thiệu về IP giao diện bộ nhớ trong các thiết bị Intel FPGA	Khóa học này bao gồm các tùy chọn giao diện bộ nhớ ngoài khác nhau có sẵn, cũng như các tính năng bộ điều khiển bộ nhớ cứng và kiến trúc cho Stratix® 10 và Arria® 10 FPGAs.
Giao diện bộ nhớ băng thông cao (HBM2) trong các thiết bị Stratix® 10 MX: Giới thiệu, Kiến trúc	Khóa học này bao gồm các lợi ích của việc tích hợp Bộ nhớ băng thông cao vào các thiết bị FPGA Stratix® 10 MX, các tính năng và tùy chọn cho bộ điều khiển HBM cứng và cách tạo IP HBM2.
Giao diện bộ nhớ băng thông cao (HBM2) trong các thiết bị Stratix® 10 MX: Các tính năng của HBMC	Khóa học này bao gồm các tính năng và tùy chọn cho bộ điều khiển HBM cứng và giao diện Arm * AMBA 4 AXI giữa bộ điều khiển và logic người dùng.
Tổng quan về phần cứng SoC: Kết nối và Bộ nhớ	Khóa học này bao gồm các tính năng của SDRAM Hệ thống con bộ xử lý cứng (HPS) và kiến trúc cầu AMBA AXI.

Xem tất cả Hiện ít hơn

2. Hướng dẫn sử dụng và Tài liệu

Hướng

Thiết bị Agilex™ 7 F &; I	Dòng Agilex™ 7 M	Agilex™ 5 Thiết bị	Stratix® 10 Thiết bị Arria®	10 Thiết bị	Cylcone® 10 Thiết bị	dẫn sử dụng bổ sung
Hướng dẫn Sử dụng IP EMIF Giao diện bộ nhớ ngoài Hướng dẫn Sử dụng IP FPGA Agilex™ 7 Chuỗi F và Chuỗi I Hướng dẫn Sử dụng Ví dụ Thiết kế Giao diện bộ nhớ ngoài Hướng dẫn sử dụng ví dụ thiết kế IP FPGA Agilex™ 7 F-Series và I-Series Ghi chú Phát hành Ghi chú phát hành Giao diện bộ nhớ ngoài Agilex™ 7 F-Series và I-Series FPGA IP Core Tệp Pin-Out Sơ đồ chân thiết bị Agilex™ và chân cắm địa chỉ/lệnh EMIF	Hướng dẫn Sử dụng IP EMIF Giao diện bộ nhớ ngoài Hướng dẫn Sử dụng IP FPGA Agilex™ 7 Chuỗi M Hướng dẫn Sử dụng Ví dụ Thiết kế Giao diện bộ nhớ ngoài Hướng dẫn sử dụng ví dụ thiết kế IP FPGA Agilex™ 7 Chuỗi M Ghi chú Phát hành Ghi chú phát hành IP Giao diện bộ nhớ ngoài (EMIF): Agilex™ 7 FPGAs và SoC Tệp Pin-Out Sơ đồ chân thiết bị Agilex™ 7 và chân cắm địa chỉ/lệnh EMIF	Hướng dẫn Sử dụng IP EMIF Hướng dẫn sử dụng IP Giao diện bộ nhớ ngoài (EMIF): Agilex™ 5 FPGAs và SoC Hướng dẫn Sử dụng Ví dụ Thiết kế Hướng dẫn sử dụng Ví dụ thiết kế IP Giao diện bộ nhớ ngoài (EMIF): Agilex™ 5 FPGAs và SoC Ghi chú Phát hành Ghi chú phát hành IP Giao diện bộ nhớ ngoài (EMIF): Agilex™ 5 FPGAs và SoC Tệp Pin-Out Sơ đồ chân thiết bị Agilex™ 5 và chân cắm địa chỉ/lệnh EMIF	Hướng dẫn Sử dụng IP EMIF Hướng dẫn sử dụng Giao diện bộ nhớ ngoài Stratix® IP 10 FPGA Hướng dẫn Sử dụng Ví dụ Thiết kế Hướng dẫn sử dụng Giao diện bộ nhớ ngoài Stratix® Hướng dẫn sử dụng Ví dụ thiết kế IP 10 FPGA Ghi chú Phát hành Ghi chú phát hành Giao diện bộ nhớ ngoài Stratix® 10 FPGA IP Core Tệp Pin-Out Stratix® 10 pin-out thiết bị và địa chỉ EMIF / pin-out lệnh	Hướng dẫn Sử dụng IP EMIF Hướng dẫn sử dụng Giao diện bộ nhớ ngoài Arria® IP 10 FPGA Hướng dẫn Sử dụng Ví dụ Thiết kế Hướng dẫn sử dụng Ví dụ thiết kế Giao diện bộ nhớ ngoài Arria® 10 FPGA IP Ghi chú Phát hành Ghi chú phát hành Lõi IP Arria® 10 FPGA Tệp Pin-Out Arria® 10 pin-out thiết bị và pin-out địa chỉ/lệnh EMIF	Hướng dẫn Sử dụng IP EMIF Hướng dẫn sử dụng Giao diện bộ nhớ ngoài Cyclone® 10 GX FPGA IP Hướng dẫn Sử dụng Ví dụ Thiết kế Giao diện bộ nhớ ngoài Cyclone® hướng dẫn sử dụng Ví dụ thiết kế IP 10 GX FPGA Ghi chú Phát hành Ghi chú phát hành Giao diện bộ nhớ ngoài Cyclone® Lõi IP 10 FPGA Tệp Pin-Out Cyclone® 10 pin-out thiết bị và địa chỉ EMIF / lệnh pin-out	Intel FPGA PHY Lite Hướng dẫn sử dụng PHY lite cho Giao diện song song Intel FPGA IP Core Hướng dẫn sử dụng Intel FPGA HBM2 Hướng dẫn sử dụng Giao diện Bộ nhớ Băng thông Cao (HBM2) Intel FPGA IP

Thiết bị Agilex™ 7 F &; I

Dòng Agilex™ 7 M

Agilex™ 5 Thiết bị

Stratix® 10 Thiết bị Arria®

10 Thiết bị

Cylcone® 10 Thiết bị

dẫn sử dụng bổ sung

Hướng dẫn Sử dụng IP EMIF
- Giao diện bộ nhớ ngoài Hướng dẫn Sử dụng IP FPGA Agilex™ 7 Chuỗi F và Chuỗi I
Hướng dẫn Sử dụng Ví dụ Thiết kế
- Giao diện bộ nhớ ngoài Hướng dẫn sử dụng ví dụ thiết kế IP FPGA Agilex™ 7 F-Series và I-Series
Ghi chú Phát hành
- Ghi chú phát hành Giao diện bộ nhớ ngoài Agilex™ 7 F-Series và I-Series FPGA IP Core
Tệp Pin-Out
- Sơ đồ chân thiết bị Agilex™ và chân cắm địa chỉ/lệnh EMIF

Hướng dẫn Sử dụng IP EMIF
- Giao diện bộ nhớ ngoài Hướng dẫn Sử dụng IP FPGA Agilex™ 7 Chuỗi M
Hướng dẫn Sử dụng Ví dụ Thiết kế
- Giao diện bộ nhớ ngoài Hướng dẫn sử dụng ví dụ thiết kế IP FPGA Agilex™ 7 Chuỗi M
Ghi chú Phát hành
- Ghi chú phát hành IP Giao diện bộ nhớ ngoài (EMIF): Agilex™ 7 FPGAs và SoC
Tệp Pin-Out
- Sơ đồ chân thiết bị Agilex™ 7 và chân cắm địa chỉ/lệnh EMIF

Hướng dẫn Sử dụng IP EMIF
- Hướng dẫn sử dụng IP Giao diện bộ nhớ ngoài (EMIF): Agilex™ 5 FPGAs và SoC
Hướng dẫn Sử dụng Ví dụ Thiết kế
- Hướng dẫn sử dụng Ví dụ thiết kế IP Giao diện bộ nhớ ngoài (EMIF): Agilex™ 5 FPGAs và SoC
Ghi chú Phát hành
- Ghi chú phát hành IP Giao diện bộ nhớ ngoài (EMIF): Agilex™ 5 FPGAs và SoC
Tệp Pin-Out
- Sơ đồ chân thiết bị Agilex™ 5 và chân cắm địa chỉ/lệnh EMIF

Hướng dẫn Sử dụng IP EMIF
- Hướng dẫn sử dụng Giao diện bộ nhớ ngoài Stratix® IP 10 FPGA
Hướng dẫn Sử dụng Ví dụ Thiết kế
- Hướng dẫn sử dụng Giao diện bộ nhớ ngoài Stratix® Hướng dẫn sử dụng Ví dụ thiết kế IP 10 FPGA
Ghi chú Phát hành
- Ghi chú phát hành Giao diện bộ nhớ ngoài Stratix® 10 FPGA IP Core
Tệp Pin-Out
- Stratix® 10 pin-out thiết bị và địa chỉ EMIF / pin-out lệnh

Hướng dẫn Sử dụng IP EMIF
- Hướng dẫn sử dụng Giao diện bộ nhớ ngoài Arria® IP 10 FPGA
Hướng dẫn Sử dụng Ví dụ Thiết kế
- Hướng dẫn sử dụng Ví dụ thiết kế Giao diện bộ nhớ ngoài Arria® 10 FPGA IP
Ghi chú Phát hành
- Ghi chú phát hành Lõi IP Arria® 10 FPGA
Tệp Pin-Out
- Arria® 10 pin-out thiết bị và pin-out địa chỉ/lệnh EMIF

Hướng dẫn Sử dụng IP EMIF
- Hướng dẫn sử dụng Giao diện bộ nhớ ngoài Cyclone® 10 GX FPGA IP
Hướng dẫn Sử dụng Ví dụ Thiết kế
- Giao diện bộ nhớ ngoài Cyclone® hướng dẫn sử dụng Ví dụ thiết kế IP 10 GX FPGA
Ghi chú Phát hành
- Ghi chú phát hành Giao diện bộ nhớ ngoài Cyclone® Lõi IP 10 FPGA
Tệp Pin-Out
- Cyclone® 10 pin-out thiết bị và địa chỉ EMIF / lệnh pin-out

Intel FPGA PHY Lite
- Hướng dẫn sử dụng PHY lite cho Giao diện song song Intel FPGA IP Core
Hướng dẫn sử dụng Intel FPGA HBM2
- Hướng dẫn sử dụng Giao diện Bộ nhớ Băng thông Cao (HBM2) Intel FPGA IP

Xem tất cả Hiện ít hơn

3. Tạo IP EMIF

Tôi có thể tìm thông tin về IP EMIF ở đâu?

Để biết thông tin về Sở hữu trí tuệ (IP) giao diện bộ nhớ ngoài (EMIF), hãy tham khảo Hướng dẫn sử dụng IP giao diện bộ nhớ ngoài sau:

Vui lòng tham khảo Phần 'Hướng dẫn sử dụng'

Làm cách nào để tạo IP EMIF?

Để biết thông tin chi tiết về các tham số Sở hữu trí tuệ (IP) Giao diện bộ nhớ ngoài (EMIF), hãy tham khảo các phần dành riêng cho giao thức sau trong Hướng dẫn sử dụng IP EMIF sau:

Chủ đề	Dòng Agilex™ 7 F &; I	Dòng Agilex™ 7 M	Dòng Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10
Mô tả thông số IP EMIF	DDR4 QDR-IV	DDR4 DDR5 LPDDR5	DDR4 LPDDR4 LPDDR5	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3 HBM2	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3 LPDDR3	DDR3 LPDDR3
Lưu ý: Để biết thêm thông tin về Cách tạo IP EMIF, hãy tham khảo phần Hướng dẫn sử dụng và Khóa đào tạo và Video bên dưới.

Chủ đề

Dòng Agilex™ 7 F &; I

Dòng Agilex™ 7 M

Dòng Agilex™ 5

Stratix® 10

Arria® 10

Cyclone® 10

Mô tả thông số IP EMIF

DDR4
QDR-IV

DDR3
LPDDR3

Lưu ý:

Để biết thêm thông tin về Cách tạo IP EMIF, hãy tham khảo phần Hướng dẫn sử dụng và Khóa đào tạo và Video bên dưới.

Xem tất cả Hiện ít hơn

Làm cách nào để thực hiện mô phỏng chức năng?

Để biết thông tin chi tiết về cách mô phỏng Sở hữu trí tuệ (IP) Giao diện bộ nhớ ngoài (EMIF), hãy tham khảo phần sau trong Hướng dẫn sử dụng IP EMIF:

Để biết hướng dẫn về cách tạo ví dụ thiết kế mô phỏng EMIF và cách chạy mô phỏng bằng phần mềm mô phỏng ModelSim*-Intel FPGA, hãy tham khảo các phần sau trong Hướng dẫn sử dụng ví dụ thiết kế IP EMIF:

Để biết thông tin về cách xác minh thiết kế EMIF, hãy tham khảo phần 'Khóa đào tạo và Video' cho khóa học 'Xác minh IP Giao diện Bộ nhớ'.

Tôi có thể tìm thông tin về tài nguyên và vị trí ghim FPGA ở đâu?

Để biết thông tin chi tiết về chân Giao diện bộ nhớ ngoài (EMIF), hãy tham khảo các phần dành riêng cho giao thức sau trong Hướng dẫn sử dụng Tài sản trí tuệ (IP) EMIF sau:

Chủ đề	Dòng Agilex™ 7 F &; I	Dòng Agilex™ 7 M	Dòng Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10
Lập kế hoạch tài nguyên và chân EMIF	DDR4 QDR-IV	DDR4 DDR5 LPDDR5	DDR4 LPDDR4 LPDDR5	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3 LPDDR3	DDR3 LPDDR3

Xem tất cả Hiện ít hơn

Để có vị trí I/O được đơn giản hóa, hãy tham khảo Công cụ lập kế hoạch giao diện để biết công cụ kéo và thả dễ sử dụng có sẵn trong phần mềm Intel Quartus Prime Pro Edition cho Arria® 10 và Stratix® 10 FPGAs. Tham khảo các video sau đây để biết thông tin về cách sử dụng Công cụ vẽ thiết kế giao diện và các lợi ích của nó:

Để biết thêm thông tin về Công cụ lập kế hoạch giao diện cho việc gán vị trí nguồn lực, hãy tham khảo chương trình đào tạo trực tuyến sau:

Khóa đào tạo	Mô tả
Thiết kế hệ thống I/O nhanh chóng & dễ dàng với công cụ vẽ thiết kế giao diện	Khóa học này bao gồm cách triển khai sơ đồ tầng tài nguyên thiết kế bằng cách sử dụng Công cụ lập kế hoạch giao diện.

Xem tất cả Hiện ít hơn

Tài nguyên bổ sung

Ping Pong PHY là gì?

Ping Pong PHY cho phép hai giao diện bộ nhớ chia sẻ bus Địa chỉ và Lệnh. Điều này được hỗ trợ cho các giao thức DDR3 và DDR4 và cho Stratix® V, Arria® 10 và Stratix® 10 FPGAs. Tham khảo video sau để biết thông tin về khái niệm Ping Pong PHY, lợi ích của nó và phân tích kết quả mô phỏng:
- Video DDR4 Ping Pong PHY

Tôi có thể tìm thông tin về PHYLite ở đâu?

IP ThePHYLite cho phép bạn xây dựng các khối PHY giao diện bộ nhớ tùy chỉnh cho Arria® 10 và Stratix® 10 FPGAs. Để biết thông tin chi tiết về IP PHYLite, hãy tham khảo hướng dẫn sử dụng sau:
- Hướng dẫn sử dụng PHY Lite cho giao diện song song Intel® FPGA IP
Để biết thông tin chi tiết về cách gán đúng sơ đồ chân cho PHYLite dựa trên các kích thước nhóm DQ / DQS khác nhau, hãy tham khảo video sau:
- Video đặt ghim nhóm PHYLite (Lưu ý: Video này cũng có thể áp dụng cho Stratix® 10 thiết bị.)
IP PHYLite hỗ trợ nhiều tiêu chuẩn I/O khác nhau và các giá trị kết thúc trên bộ đệm đầu vào và đầu ra cho Arria® 10 và Stratix® 10 FPGAs. Tham khảo video sau để biết thông tin về cách tạo khối Kết thúc trên chip (OCT) và cách liên kết khối đó với bộ đệm I/O đã chấm dứt trong IP PHYLite:
- Cách tạo khối OCT để hiệu chỉnh bộ đệm IO kết thúc trong IP altera PHYLIte

4. Thiết kế và mô phỏng bo mạch

Tôi có thể tìm thông tin về cách bố trí và thiết kế bo mạch ở đâu?

Để biết thông tin thiết kế và bố trí bo mạch Giao diện bộ nhớ ngoài (EMIF) chi tiết, hãy tham khảo các phần dành riêng cho giao thức sau trong Hướng dẫn sử dụng Tài sản trí tuệ (IP) EMIF sau:

Chủ đề	Dòng Agilex™ 7 F &; I	Dòng Agilex™ 7 M	Dòng Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10
Hướng dẫn thiết kế bo mạch EMIF	DDR4 QDR-IV	DDR4 DDR5 LPDDR5	DDR4 LPDDR4 LPDDR5	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3 LPDDR3	DDR3 LPDDR3

Xem tất cả Hiện ít hơn

Làm cách nào để thực hiện mô phỏng bo mạch/kênh?

Để biết thông tin về đo lường nhiễu liên ký hiệu ghi và đọc (ISI) và nhiễu xuyên âm, sắp xếp các chân Lệnh, Địa chỉ, Điều khiển và Dữ liệu cũng như các hạn chế về vị trí ngân hàng I/O, hãy tham khảo các nguyên tắc sau:

Làm cách nào để tính toán độ lệch bo mạch và tổn thất kênh?

Hai công cụ có sẵn để giúp bạn tính toán độ lệch bo mạch và tổn thất kênh:

Chủ đề	Công cụ tham số lệch bo mạch	Công cụ tính toán tổn thất kênh
Tính năng	Tính toán độ lệch bảng do dấu vết PCB và thiết kế đa cấp	Tính toán tổn thất kênh do nhiễu liên ký hiệu (ISI) và nhiễu xuyên âm trên tín hiệu lệnh, địa chỉ, điều khiển và dữ liệu
Hỗ trợ	Arria® 10 và Stratix® 10 FPGAs Tất cả các giao thức bộ nhớ Cách sử dụng công cụ Altera Board Skew Parameter Tool	Arria® 10 và Stratix® 10 FPGAs Giao thức bộ nhớ DDR Chỉ tương thích với phần mềm Mentor Graphics HyperLynx Signal Integrity
Công cụ	Tải xuống công cụ tham số lệch bo mạch	Tải xuống công cụ mất kênh

Xem tất cả Hiện ít hơn

Tôi có thể tìm thông tin về thời gian đóng cửa ở đâu?

Để biết thông tin về thời gian đóng giao diện bộ nhớ ngoài (EMIF), hãy tham khảo phần sau trong Hướng dẫn sử dụng Tài sản trí tuệ (IP) EMIF:

5. Gỡ lỗi

Làm cách nào để gỡ lỗi thiết kế giao diện bộ nhớ ngoài của tôi?

Để biết thông tin về gỡ lỗi tài sản trí tuệ (IP) giao diện bộ nhớ ngoài (EMIF), hãy tham khảo phần sau trong Hướng dẫn sử dụng IP EMIF:

Công cụ chính có sẵn để gỡ lỗi là Bộ công cụ gỡ lỗi EMIF:

Chủ đề	Bộ công cụ gỡ lỗi EMIF
Tính năng	Hiển thị lề hiệu chuẩn trước và sau trên mỗi nhóm DQS và chân DQ Tạo sơ đồ mắt đọc/ghi trên mỗi chân DQ (sơ đồ mắt 2-D) Cho phép trình tạo lưu lượng thời gian thực có thể tùy chỉnh để kiểm tra / gỡ lỗi (Trình tạo lưu lượng 2.0) Ghi lại biên đọc/ghi trong lưu lượng truy cập ở chế độ người dùng (Driver Margining)
Hỗ trợ	Tương thích với các dự án ví dụ thiết kế EMIF và thiết kế EMIF tùy chỉnh có chứa một hoặc nhiều giao diện bộ nhớ Hỗ trợ tất cả các giao thức bộ nhớ
Tiếp cận	Có thể truy cập thông qua phần mềm Intel Quartus Prime (Công cụ > Công cụ gỡ lỗi hệ thống > Bộ công cụ giao diện bộ nhớ ngoài)

Xem tất cả Hiện ít hơn

Làm cách nào để sử dụng Bộ công cụ gỡ lỗi EMIF?

Để biết hướng dẫn từng bước về cách kết nối nhiều giao diện bộ nhớ daisy-chain để tương thích với Bộ công cụ gỡ lỗi EMIF, hãy tham khảo hướng dẫn sử dụng sau:

Hướng dẫn gỡ lỗi nhiều giao diện bộ nhớ

Tính năng Sơ đồ mắt 2D đọc/ghi có sẵn trong Bộ công cụ gỡ lỗi EMIF tạo sơ đồ mắt đọc và ghi cho từng chân dữ liệu. Tham khảo video sau để biết thông tin về các thông số tham chiếu điện áp quan trọng trong quá trình tạo IP EMIF và cách sử dụng tính năng Sơ đồ mắt 2-D:

Arria® 10 Giao diện bộ nhớ ngoài Đọc và ghi Sơ đồ mắt 2-D

Trình tạo lưu lượng truy cập 2.0 cho phép bạn kiểm tra và gỡ lỗi giao diện bộ nhớ ngoài của mình thông qua các mẫu thử nghiệm và lưu lượng truy cập có thể tùy chỉnh. Tham khảo hướng dẫn và video sau để biết thông tin chi tiết về cách sử dụng tính năng Trình tạo lưu lượng 2.0:

Hướng dẫn Traffic Generator 2.0
Video Traffic Generator 2.0 (sắp ra mắt)

Tính năng Biên trình điều khiển cho phép bạn ghi lại dữ liệu ký quỹ đọc và ghi trên mỗi chân trong lưu lượng truy cập ở chế độ người dùng. Tham khảo các video sau đây để biết thông tin về sự khác biệt giữa lề trình điều khiển và lề hiệu chỉnh và hướng dẫn cách sử dụng tính năng Lề trình điều khiển:

Để biết thông tin về cách gỡ lỗi thiết kế EMIF, hãy tham khảo chương trình đào tạo trực tuyến sau:

Khóa đào tạo	Mô tả
Gỡ lỗi trên chip của IP giao diện bộ nhớ trong các thiết bị Intel® FPGA	Khóa học này bao gồm cách thực hiện gỡ lỗi bằng Bộ công cụ EMIF hoặc Bộ công cụ gỡ lỗi trên chip, cách sử dụng Trình tạo lưu lượng 2.0 và định cấu hình nhiều thiết kế giao diện bộ nhớ để tương thích với các công cụ gỡ lỗi này.

Xem tất cả Hiện ít hơn

Tôi có thể tìm thông tin về việc tối ưu hóa hiệu suất của bộ điều khiển ở đâu?

Để biết thông tin về hiệu suất và hiệu suất của bộ điều khiển, hãy tham khảo phần sau trong Hướng dẫn Sử dụng Sở hữu Trí tuệ (IP) Giao diện Bộ nhớ Ngoài (EMIF):

Làm cách nào để tìm hiểu về các vấn đề đã biết liên quan đến EMIF?

Để biết thông tin về các vấn đề hiện tại và đã biết liên quan đến IP EMIF, hãy tham khảo Cơ sở Kiến thức:

6. Các khóa đào tạo và video nhanh

Các khóa đào tạo

Thiết bị Agilex™ 7

Arria® 10 và Stratix® 10 thiết bị

Video nhanh

Tài liệu bổ sung

Danh sách toàn diện các thiết bị FPGA và bộ sưu tập sản phẩm được phân loại theo các giai đoạn vòng đời sản phẩm.

Bộ sưu tập Hỗ trợ Sản phẩm và Thiết bị Intel® FPGA

Hướng dẫn sử dụng được đề xuất bổ sung

Để biết thông tin về Sở hữu trí tuệ (IP) giao diện bộ nhớ ngoài (EMIF), hãy tham khảo Hướng dẫn sử dụng IP EMIF sau:

Các khóa đào tạo bổ sung cho giao diện bộ nhớ ngoài

Danh mục Intel® FPGA Technical Training

Các công nghệ khác

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.

Chọn ngôn ngữ của bạn

Sử dụng tìm kiếm trên Intel.com

Liên kết nhanh

Các tìm kiếm gần đây

Tìm kiếm chuyên sâu

Chỉ tìm kiếm trong

Trung tâm hỗ trợ IP giao diện bộ nhớ ngoài

Giới thiệu

1. Lựa chọn thiết bị

Làm cách nào để chọn thiết bị?

Làm cách nào để chọn Tài sản Trí tuệ (IP) Bộ nhớ ngoài?

2. Hướng dẫn sử dụng và Tài liệu

3. Tạo IP EMIF

Tôi có thể tìm thông tin về IP EMIF ở đâu?

Làm cách nào để tạo IP EMIF?

Làm cách nào để thực hiện mô phỏng chức năng?

Tôi có thể tìm thông tin về tài nguyên và vị trí ghim FPGA ở đâu?

Tài nguyên bổ sung

4. Thiết kế và mô phỏng bo mạch

Tôi có thể tìm thông tin về cách bố trí và thiết kế bo mạch ở đâu?

Làm cách nào để thực hiện mô phỏng bo mạch/kênh?

Làm cách nào để tính toán độ lệch bo mạch và tổn thất kênh?

Tôi có thể tìm thông tin về thời gian đóng cửa ở đâu?

5. Gỡ lỗi

Làm cách nào để gỡ lỗi thiết kế giao diện bộ nhớ ngoài của tôi?

Làm cách nào để sử dụng Bộ công cụ gỡ lỗi EMIF?

Tôi có thể tìm thông tin về việc tối ưu hóa hiệu suất của bộ điều khiển ở đâu?

Làm cách nào để tìm hiểu về các vấn đề đã biết liên quan đến EMIF?

6. Các khóa đào tạo và video nhanh

Các khóa đào tạo

Video nhanh

Tài liệu bổ sung

Hướng dẫn sử dụng được đề xuất bổ sung

Các khóa đào tạo bổ sung cho giao diện bộ nhớ ngoài

Các công nghệ khác