Trung tâm phát triển Intel® Stratix® 10 FPGA hàng đầu

Trung tâm phát triển FPGA lớn được sắp xếp thành các giai đoạn tiêu chuẩn ngành, cung cấp cho bạn nhiều tài nguyên khác nhau để hoàn thành thiết kế Intel® FPGA của bạn. Mỗi bước thiết kế được chi tiết trong các phần phụ có thể mở rộng với các liên kết cho phép bạn chọn và di chuyển giữa các chuỗi thiết bị Thế hệ 10 khác nhau.

Trung tâm phát triển® Intel Agilex FPGA hàng đầu Trung tâm phát triển Intel® Stratix® 10 Trung tâm phát triển Intel® Arria® 10 Trung tâm phát® triển Intel Cyclone 10 Trung tâm phát triển Intel® Max® 10

1. Thông tin thiết bị

Tài liệu

Hướng dẫn sử dụng / Tổng quan thiết bị / Bảng dữ liệu thiết bị / Ghi chú ứng dụng

Tổng quan thiết bị Intel® Stratix® 10 GX/SX

Bảng dữ Stratix thiết bị Intel® 10

Nguyên tắc kết nối chân dòng thiết bị Intel Stratix 10 GX, MX và SX

Intel Stratix dẫn Sử dụng Bộ đồng hồ và PLL 10

Hướng dẫn Sử dụng Cấu hình Intel Stratix 10

Intel Stratix 10 Hướng dẫn Sử dụng I/O Mục đích Chung

Intel Stratix dẫn sử dụng LVDS I/O tốc độ cao 10

Hướng dẫn Sử dụng Quét Biên JTAG Intel Stratix 10

Intel Stratix Khối Mảng Logic 10 và Hướng dẫn Sử dụng Mô-đun Logic Thích ứng

Hướng dẫn Sử dụng Quản lý Năng lượng Intel Stratix 10

Intel Stratix hướng dẫn sử dụng giảm thiểu SEU 10

Hướng dẫn sử dụng Bộ chuyển đổi Tương tự sang Kỹ thuật số Intel Stratix 10

Nguyên tắc thiết kế thiết bị Intel Stratix 10

Intel Stratix dẫn Sử dụng Bộ nhớ Nhúng 10

Intel Stratix dẫn Sử dụng Bộ thu phát PHY 10 L và H-Tile

Intel Stratix dẫn Sử dụng Bộ thu phát PHY 10 L và H-Tile

tổng quan thiết bị Intel Stratix 10 MX (DRAM System-in-Package)

Mailbox Client Intel Stratix Hướng dẫn Sử dụng Lõi IP FPGA 10

AN 692: Cân nhắc trình tự nguồn điện cho Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 và Các Intel® Agilex™ thiết bị

AN 766: Thiết bị Intel® Stratix® 10, Hướng dẫn thiết kế bố trí giao diện tín hiệu tốc độ cao

AN 778: Intel® Stratix® dụng bộ thu phát L-Tile/H-Tile 10 L-Tile/H-Tile
Xem tất cả Hiện ít hơn

Đào tạo và video

Cấu hình cho Intel® Stratix® 10 thiết bị

Kiến thức cơ bản về bộ thu phát Intel® Stratix 10
Xem tất cả Hiện ít hơn

Bộ phát triển

Bộ Intel® Stratix® phát triển bộ xử lý FPGA 10 GX

Bộ phát triển toàn vẹn tín hiệu Intel® Stratix 10 GX

Bộ phát triển SoC Intel® Stratix 10 SX
Bộ phát triển toàn vẹn tín hiệu Intel® Stratix® 10 TX
Intel® Stratix® Bộ phát triển FPGA 10 MX
Intel® Stratix® Bộ phát triển FPGA 10 DX
Xem tất cả Hiện ít hơn

Intel FPGA Wiki

Intel® Arria® 10 và Intel® Stratix® gỡ lỗi EMIF 10
Xem tất cả Hiện ít hơn

2. Giao thức giao diện

Tài liệu

Hướng dẫn sử dụng
Giao diện bộ nhớ ngoài

Hướng dẫn Sử dụng IP Giao diện Bộ nhớ ngoài Intel® Stratix® 10

Hướng dẫn Sử dụng Mẫu Mẫu Thiết kế Bộ nhớ Ngoài Intel Stratix 10 Bên ngoài

Intel Stratix 10 MX HBM2 IP User Guide

Intel FPGA PHYLite cho Giao diện song song IP Hướng dẫn Sử dụng Lõi
Xem tất cả Hiện ít hơn

Hướng dẫn sử dụng / Ghi chú ứng dụng
Hướng dẫn sử dụng Ethernet

Intel® FPGA Hướng dẫn Sử dụng Lõi Ethernet Tốc độ gấp ba

Intel FPGA hướng dẫn sử dụng Ethernet 10G MAC Độ trễ thấp

® Intel Stratix dẫn sử dụng Ethernet Core Ethernet đa tốc độ 10 1G/2-5G/5G/10G

Intel Stratix Hướng dẫn sử dụng Lõi 10 10GBASE-KR PHY

Hướng® dẫn sử dụng Intel® Stratix IP Core 10 Độ trễ thấp 40-Gbps

Intel Stratix dẫn sử dụng Lõi Ethernet 10 Độ trễ thấp 100-Gbps

Intel Stratix thu phát E-Tile 10 Hướng dẫn Sử dụng PHY

IP cứng Intel Stratix 10 H-Tile cho Hướng dẫn Sử dụng Lõi Ethernet

AN 735: Hướng Altera® di chuyển Lõi Ethernet 10G MAC Độ trễ thấp

AN 808: Nguyên tắc di chuyển từ Intel® Arria® 10 sang Intel® Stratix 10 cho hệ thống con Ethernet 10G

AN 830: Intel FPGA Ethernet tốc độ gấp ba và thiết kế tham chiếu chip PHY trên bo mạch
Xem tất cả Hiện ít hơn
Hướng dẫn sử dụng
PCI Express*

Giao diện Avalon®-MM Intel® Stratix® 10 cho Hướng dẫn Sử dụng Giải pháp PCIe*

Intel Stratix 10 Avalon-ST và Ảo hóa I/O gốc đơn (SRIOV) cho Hướng dẫn Sử dụng Giải pháp PCIe

Hướng dẫn Sử dụng Triển khai Cấu hình Intel Stratix 10 thông qua Giao thức (CvP)
Xem tất cả Hiện ít hơn
Ghi chú ứng dụng
IP nối tiếp khác

AN 782: Sự khác biệt về tính năng và giao diện của lõi Interlaken IP giữa Stratix® 10, Arria® 10 và Stratix V

AN 804: Triển khai ADC - Intel® Stratix thiết kế đa liên kết 10 với LÕI JESD204B RX IP

AN 809: Sự khác biệt về tính năng và giao diện ip SerialLite III giữa Stratix 10, Arria 10 và Stratix V
Xem tất cả Hiện ít hơn
Hướng dẫn sử dụng
Bộ thu phát PHY

Intel® Stratix® dẫn sử dụng bộ thu phát PHY 10 L và H-Tile
Xem tất cả Hiện ít hơn
Hướng dẫn sử dụng
Xử lý tín hiệu kỹ thuật số (DSP)

Hướng dẫn sử dụng Lõi LDPC IP

Hướng dẫn Sử dụng Lõi IP Intel FPGA_CORDIC

Hướng dẫn sử dụng Lõi BCH IP

Hướng dẫn sử dụng Lõi FFT IP

Hướng dẫn sử dụng Lõi FIR II

Hướng dẫn sử dụng Lõi Viterbi IP

Hướng dẫn sử dụng Lõi Turbo IP

Hướng dẫn sử dụng Lõi IP điểm cố định (ALTERA_FIXEDPOINT_FUNCTIONS)

Hướng dẫn sử dụng Lõi Reed-Solomon IP tốc độ cao

Hướng dẫn sử dụng Lõi NCO IP

Hướng dẫn sử dụng Lõi bộ tạo số ngẫu nhiên
Xem tất cả Hiện ít hơn

Hướng dẫn sử dụng
Nhúng

Hướng dẫn sử dụng Lõi SDI II Intel® FPGA SDI II
Xem tất cả Hiện ít hơn
Hướng dẫn sử dụng
Âm thanh và Video

Hướng dẫn sử dụng IP thiết bị ngoại vi nhúng
Xem tất cả Hiện ít hơn

Hướng dẫn sử dụng Mẫu Thiết kế
Ethernet

Intel® Stratix® Hướng dẫn Sử dụng Mẫu Thiết kế Ethernet Độ trễ thấp 100G 10

Intel FPGA Hướng dẫn Sử dụng Mẫu Thiết kế Ethernet 10G MAC Độ trễ Thấp cho Intel Stratix 10

Hướng dẫn sử dụng Mẫu Thiết kế 40G Ethernet Độ trễ thấp của Intel® Stratix 10

IP cứng Intel Stratix 10 H-Tile cho Hướng dẫn Sử dụng Mẫu Thiết kế Ethernet
Xem tất cả Hiện ít hơn

Hướng dẫn sử dụng Mẫu Thiết kế
PCI Express*

Intel® Stratix® IP cứng 10 Avalon®-MM cho PCIe* Design Example Hướng dẫn sử dụng

Intel Stratix IP cứng Avalon-ST 10 cho PCIe Design Example Hướng dẫn sử dụng
Xem tất cả Hiện ít hơn
Hướng dẫn sử dụng Mẫu Thiết kế
IP nối tiếp khác

Hướng dẫn sử dụng Mẫu thiết kế Interlaken IP Core (thế hệ thứ 2)

Hướng dẫn Sử dụng Mẫu Thiết kế Intel® FPGA JESD204B cho Intel Stratix® 10

Hướng dẫn Sử dụng Mẫu Thiết kế Lõi JESD204B

Hướng dẫn Sử dụng Mẫu Mẫu Thiết kế Lõi IP Truyền trực tiếp SerialLite III cho Intel Stratix 10
Xem tất cả Hiện ít hơn

Đào tạo và video
Giao diện bộ nhớ ngoài

Hướng dẫn công cụ ước tính thông số kỹ thuật giao diện bộ nhớ ngoài (EMIF) mới

Nguyên tắc thiết kế giao diện bộ nhớ ngoài Intel® Stratix® 10

Nguyên tắc Giao diện Bộ nhớ ngoài Intel® Stratix 10

DDR4 Ping Pong PHY

Cách triển khai Package Deskew trong thiết kế giao diện bộ nhớ ngoài trong Intel® Stratix 10 Intel® Arria® 10

Intel Stratix hướng dẫn gỡ lỗi EMIF Giao diện Bộ nhớ ngoài 10

Kiểm tra tự động các Altera® hướng dẫn bố trí bo mạch giao diện bộ nhớ ngoài

Cách ước tính độ trễ® đường dẫn Arria Intel® Stratix 10 PHYLite

Cách cấu hình Intel® Arria 10 / Intel® Stratix 10 Altera hạn chế độ trễ đầu vào và đầu ra PHYLITE

Giới thiệu IP giao diện bộ nhớ trong thiết® Arria Intel® 10 & Intel® Stratix 10

Giao diện bộ nhớ băng thông cao (HBM2) trong Intel Stratix thiết bị 10 MX: Giới thiệu, kiến trúc

Giao diện bộ nhớ băng thông cao (HBM2) Intel Stratix thiết bị 10 MX: Các tính năng của HBMC

Giao diện bộ nhớ băng thông cao (HBM2) trong Intel Stratix thiết bị 10 MX: Triển khai
Xem tất cả Hiện ít hơn
Video Bắt đầu Nhanh
IP nối tiếp khác
Video Bắt đầu Nhanh IP Intel FPGA JESD204B
Xem tất cả Hiện ít hơn
Intel FPGA Wiki
Giao diện bộ nhớ ngoài

Bộ chọn thiết bị EMIF

Intel® Stratix® 10 HBM2

Intel® Arria® 10 và Hướng dẫn gỡ Stratix EMIF phần cứng Intel® 10

GUI gỡ lỗi EMIF Intel® Stratix 10

Hướng dẫn công cụ tham số nghiêng bo mạch

Kiểm tra bố cục EMIF tự động
Xem tất cả Hiện ít hơn

Thiết kế tham khảo
PCI Express*

Thiết kế tham chiếu: Gen3x8 AVMM DMA - Stratix® 10
Xem tất cả Hiện ít hơn

3. Lập kế hoạch thiết kế

Tài liệu

Hướng dẫn sử dụng / Tổng quan thiết bị / Bảng dữ liệu thiết bị / Ghi chú ứng dụng

Hướng dẫn sử dụng bắt đầu: Intel® Quartus® Prime Phiên bản Pro

Hướng dẫn sử dụng Trình thiết kế nền Intel Quartus Prime Phiên bản Pro

DSP Builder for Intel® FPGAs

Nguyên tắc thiết kế® thiết bị Intel Stratix 10

AN 821: Lập kế hoạch giao diện cho Intel Stratix 10 FPGAs
Xem tất cả Hiện ít hơn

Ví dụ thiết kế

Thiết kế tham chiếu kế hoạch chi tiết phần 1

Thiết kế tham chiếu kế hoạch chi tiết phần 2
Xem tất cả Hiện ít hơn

Đào tạo và video

Thiết kế hệ thống I/O nhanh chóng & dễ dàng với Trình lập kế hoạch giao diện

Giới thiệu Trình thiết kế nền tảng BluePrint cho thiết kế giao diện bộ nhớ ngoài Phần 1/2

Giới thiệu Trình thiết kế nền tảng BluePrint cho thiết kế giao diện bộ nhớ ngoài Phần 2/2

AERP - Tài nguyên Intel FPGA EMIF (Giao diện Bộ nhớ ngoài) và Công cụ lập kế hoạch chân
Xem tất cả Hiện ít hơn
Intel FPGA Wiki

Intel FPGA tài nguyên EMIF và Công cụ lập kế hoạch chân

Intel® Stratix® chọn thiết bị EMIF 10
Xem tất cả Hiện ít hơn

4. Mục thiết kế

Tài liệu

Phần mềm Intel® Quartus® Prime phiên bản Pro của bạn cung cấp bộ tổng hợp trưởng thành cho phép bạn nhập vào các thiết kế của mình với tính linh hoạt tối đa. Nếu bạn là người mới sử dụng các ngôn ngữ này, bạn có thể sử dụng các ví dụ trực tuyến hoặc mẫu tích hợp để giúp bạn bắt đầu.

Verilog

VHDL

Phần mềm Intel Quartus Prime phiên bản Pro của Verilog và VHDL có các cấu trúc thường được sử dụng. Để biết thêm thông tin về việc sử dụng các mẫu này, hãy tham khảo phần "Sử dụng Mẫu HDL Được cung cấp" của Intel Quartus Tay Prime Pro.

Phần mềm thiết kế Intel® Quartus® Prime cũng đi kèm với Intel® High Level Synthesis Compiler tổng hợp chức năng C ++ thành triển khai RTL được tối ưu hóa cho các Intel® FPGA sản phẩm.

Hướng dẫn sử dụng / Tổng quan thiết bị / Bảng dữ liệu thiết bị / Sách trắng

Hướng dẫn sử dụng Khuyến nghị Thiết kế: Intel Quartus Prime Phiên bản Pro

Intel High Level Synthesis Compiler hướng dẫn bắt đầu

Intel High Level Synthesis Compiler dẫn sử dụng

Hướng dẫn sử dụng kịch bản: Intel Quartus Prime Phiên bản Pro

Sách giáo khoa tổng hợp nâng cao

Intel High Level Synthesis Compiler hướng dẫn thực hành tốt nhất

Hướng Intel High Level Synthesis Compiler tham khảo

Intel High Level Synthesis Compiler ghi chú phát hành

Áp dụng những lợi ích của mạng trên kiến trúc Chip vào thiết FPGA thiết kế hệ thống
Xem tất cả Hiện ít hơn
Ví dụ thiết kế

Ví dụ thiết kế nền tảng

Ví dụ thiết kế hướng dẫn về trình thiết kế Intel® Arria® 10 FPGA (.zip)

Ví dụ thiết kế hướng dẫn về trình thiết kế Intel Arria 10 FPGA (.zip)

Ví dụ thiết kế hướng dẫn thiết kế nền tảng (.zip)

Ví dụ về VHDL

Ví dụ về Verilog

Ví dụ thiết kế của Quartus®
Xem tất cả Hiện ít hơn
Đào tạo và video

Sử dụng phần mềm Quartus® Prime: Giới thiệu

Giới thiệu Về Verilog HDL

Thông tin cơ bản về Verilog HDL

Kỹ thuật thiết kế HDL Verilog tiên tiến

SystemVerilog với Phần mềm Quartus II

Kiến thức cơ bản về VHDL

Giới thiệu về Trình thiết kế nền tảng

Nhà thiết kế nền tảng trong phần mềm Intel® Quartus Prime phiên bản Pro

Tạo thiết kế hệ thống với Nhà thiết kế nền tảng: Bắt đầu

Sử dụng Spectra-Q Synthesis trong phần mềm Quartus Prime
Xem tất cả Hiện ít hơn
Tải xuống phần mềm

Trung tâm tải xuống cho tất cả các phiên bản phần mềm Intel® Quartus® Prime
Xem tất cả Hiện ít hơn

5. Mô phỏng và Xác minh

Tài liệu

Hướng dẫn sử dụng / Tổng quan thiết bị / Bảng dữ liệu thiết bị / Ghi chú ứng dụng

Hướng dẫn sử Intel® Quartus® Prime phiên bản Pro: Mô phỏng của bên thứ ba

Khởi động nhanh mô phỏng cho Phiên bản ModelSim*-Intel® FPGA

Hướng dẫn sử dụng Bộ IP xác minh Avalon®

Intel FPGA đặt và cấp phép phần mềm

Mô phỏng Mô hình a8251 với Phần mềm Visual IP

Mô phỏng Mẫu a8259 bằng Phần mềm Visual IP

Mô phỏng Mô hình Reed-Solomon bằng Phần mềm Visual IP

Mô phỏng Mô hình Bộ mã hóa/Bộ giải mã Turbo bằng Phần mềm Visual IP

AN 811: Sử dụng Avery BFM cho mô phỏng PCI Express* Gen3x16 trên Intel Stratix® 10

AN 351: Mô phỏng thiết kế bộ Nios® II mềm

AN 585: Gỡ lỗi mô phỏng bằng cách sử dụng Testbench Ethernet tốc độ gấp ba

Mô phỏng các Intel FPGA nhân với các mô hình IBIS
Xem tất cả Hiện ít hơn
Ví dụ thiết kế
Ví dụ thiết kế bộ IP xác minh Avalon®
Ví dụ về mô phỏng/thiết kế biên dịch SDI II tốc độ gấp ba
Xem tất cả Hiện ít hơn
Đào tạo và video

Thiết kế hệ thống nâng cao sử dụng Qsys: Xác minh hệ thống với Bảng điều khiển hệ thống

Thiết kế hệ thống nâng cao sử dụng Qsys: Thành phần & Mô phỏng hệ thống

Bộ xác Avalon® hành

XÁC minh IP giao diện bộ nhớ trong Arria® 10 thiết bị

Tạo testbench với Công cụ mô Altera ModelSim tối ưu

Mô phỏng SoC HPS DDR3 Core

Cách thiết lập mô phỏng RTL trong Quartus, Qsys và Mô phỏng của bên thứ ba

Mô phỏng DDR3 Ping Pong PHY
Xem tất cả Hiện ít hơn
Intel FPGA Wiki

Mô phỏng thiết kế với hệ thống Qsys cấp thấp hơn

Hướng dẫn mô phỏng DDR4

Ví dụ về điểm kiểm tra DMA Chuỗi đơn giản hơn
Xem tất cả Hiện ít hơn
Tải xuống phần mềm

Phần mềm Intel Quartus mềm®
Xem tất cả Hiện ít hơn

6. Thực hiện và Tối ưu hóa

Tài liệu

Hướng dẫn sử dụng / Tổng quan thiết bị / Bảng dữ liệu thiết bị / Ghi chú ứng dụng

Hướng dẫn sử dụng trình biên dịch: Intel Quartus Prime Phiên bản Pro

Hướng dẫn sử dụng Tối ưu hóa Thiết kế: Intel Quartus Prime Phiên bản Pro

Hướng dẫn sử dụng tổng hợp của bên thứ ba: Intel Quartus Prime Phiên bản Pro

Hướng dẫn Sử dụng Hạn chế Thiết kế: Intel Quartus Prime Phiên bản Pro

Hướng dẫn sử dụng thiết kế dựa trên khối: Intel Quartus Prime Phiên bản Pro

Hướng dẫn sử dụng Định cấu hình lại một phần: Intel Quartus Prime phiên bản Pro

DSP Builder for Intel® FPGAs

® Intel Stratix 10 Thiết kế Hiệu năng Cao

Intel Stratix bảng dữ liệu thiết bị 10

Nguyên tắc thiết kế thiết bị Intel Stratix 10

AN 716: Siêu tối ưu hóa cho Stratix thiết kế 10

AN 715: Siêu đường ống cho Stratix thiết kế 10
Xem tất cả Hiện ít hơn
Đào tạo và video

Giới thiệu về Siêu-Retiming

Loại bỏ các rào cản để Siêu Retiming

Giới thiệu về Biên dịch gia tăng

Biên dịch dựa trên khối gia tăng trong phần mềm Intel® Quartus® Prime Pro: Giới thiệu

Biên dịch dựa trên khối gia tăng trong Phần mềm Quartus Prime Pro: Phân vùng thiết kế

Tối ưu hóa nâng cao Intel Stratix kiến trúc FPGA Hyperflex™ 10 năm

Kỹ thuật siêu tối ưu hóa 1: Phân tích và Giải pháp Vòng lặp

Kỹ thuật siêu tối ưu hóa 2: Trước khi tính toán

Kỹ thuật siêu tối ưu hóa 3: Shannon xử lý của Shannon hóa

Giới thiệu về siêu tối ưu hóa

Intel Quartus Prime Software Hyper-Aware Design Flow

Giới thiệu về Hyper-Pipelining

Tối ưu hóa hiệu năng Intel Stratix kiến trúc FPGA 10 năm trước

Thiết® kế Stratix Intel® 10 Hyperflex: Phân tích các chuỗi quan trọng

Hội thảo tối ưu hóa Intel Hyperflex FPGA hóa của bạn

Sử dụng Trình biên dịch chuyển tiếp nhanh cho kiến trúc Intel Hyperflex hành
Xem tất cả Hiện ít hơn

7. Phân tích thời gian

Tài liệu

Hướng dẫn sử dụng / Tổng quan thiết bị / Bảng dữ liệu thiết bị / Ghi chú ứng dụng

Tổng quan về phân tích thời gian

Hướng dẫn Sử dụng Trình phân tích Thời gian (Intel® Quartus® Prime Phiên bản Pro)

Hướng dẫn tham khảo kịch bản Quartus II

Hướng dẫn tham khảo SDC và TimeQuest API

Intel Quartus cụ phân tích thời gian nguyên thủ

AN 366: Hiểu thời gian xuất I/O cho các Altera® thiết bị

AN 471: Phân tích hiệu suất FPGA PLL hiệu suất cao với TimeQuest

AN 433: Giao diện đồng bộ nguồn hạn chế và phân tích

AN 775: Nguyên tắc Tạo thông tin Thời gian I/O
Xem tất cả Hiện ít hơn

Ví dụ thiết kế

Ví dụ thiết kế Bộ phân tích thời gian
Xem tất cả Hiện ít hơn

Đào tạo và video

Bắt đầu với Bộ phân tích thời gian TimeQuest
Intel® Quartus® phân tích thời gian phần mềm Prime Pro – Phần 1: Bộ phân tích thời gian
Intel® Quartus® phân tích thời gian phần mềm Prime Pro - Phần 2: Bộ sưu tập SDC
Intel® Quartus® phân tích thời gian phần mềm Prime Pro – Phần 3: Hạn chế về đồng hồ
Intel® Quartus® prime Prime Pro Software Timing Analysis – Phần 4: Giao diện I/O
Intel® Quartus® phân tích thời gian phần mềm Prime Pro - Phần 5: Ngoại lệ thời gian
Phân tích thời gian: Bài giảng
Phân tích thời gian: Phòng thí nghiệm thực hành
Intel® FPGA thời gian đóng cửa: Bài giảng
Intel® FPGA thời gian đóng cửa: Phòng thí nghiệm thực hành
Xem tất cả Hiện ít hơn

Intel FPGA Wiki

Giao diện đồng bộ nguồn giữa các Intel FPGA FPGAs

Phân tích đồng bộ nguồn với TimeQuest

Hạn chế giao diện đầu vào Edge Aligned Source Synch trong TimeQuest

Giao diện đầu vào đồng bộ nguồn được liên kết của trung tâm bị hạn chế trong TimeQuest

Hướng dẫn sử dụng TimeQuest

Thời gian DDR với TimeQuest
Xem tất cả Hiện ít hơn

8. Gỡ lỗi trên chip

Tài liệu

Hướng dẫn sử dụng / Tổng quan thiết bị / Bảng dữ liệu thiết bị / Ghi chú ứng dụng

Hướng dẫn sử dụng lập trình: Intel Quartus Prime Phiên bản Pro

Phân tích và gỡ lỗi thiết kế với Bảng điều khiển hệ thống

Thiết kế gỡ lỗi bằng cách sử dụng nguồn và đầu dò trong hệ thống

Hướng dẫn sử dụng công cụ gỡ lỗi: Intel Quartus Prime Phiên bản Pro

Intel FPGA Virtual JTAG (Intel FPGA_virtual_jtag) Hướng dẫn Sử dụng Lõi IP

Phân tích và gỡ lỗi thiết kế với Bảng điều khiển hệ thống

Gỡ lỗi và Phân tích Hiệu suất Phần mềm Thích ứng FPGA-Thích ứng

System Trace Macrocell gói các lợi ích chính cho gỡ lỗi hệ thống SoC hiệu suất cao

Hướng dẫn sử dụng Cáp tải xuống ByteBlaster II

Intel FPGA dẫn sử dụng Cáp tải xuống USB

Intel FPGA Download Cable II dẫn sử dụng

Hướng dẫn sử dụng Cáp Truyền thông EthernetBlaster

Hỗ trợ BSDL

AN 827: Công cụ hợp nhất để tạo các tập tin lập trình

AN 323: Sử dụng Bộ phân tích Logic Nhúng SignalTap II trong Hệ thống Xây dựng SOPC, tập tin thiết kế

AN 446: Gỡ lỗi hệ Nios® II với Trình phân tích Logic SignalTap II

AN 693: Gỡ lỗi phần cứng từ xa qua TCP/IP cho Intel FPGA SoC

AN 541: Hướng dẫn gỡ lỗi phần cứng SerialLite II

AN 543: Gỡ lỗi phần mềm Nios II lỗi bằng Trình gỡ lỗi Lauterbach

AN 585: Gỡ lỗi mô phỏng bằng cách sử dụng Testbench Ethernet tốc độ gấp ba

AN 624: Gỡ lỗi với Bảng điều khiển Hệ thống qua TCP/IP
Xem tất cả Hiện ít hơn

Ví dụ thiết kế

Intel® Arria® 10 DDR3 x40 với Bộ công cụ gỡ lỗi EMIF

Ví dụ thiết kế gỡ lỗi với Bảng điều khiển Hệ thống qua TCP/IP (SCTCP)

Cách gỡ lỗi HPS SPI bằng SignalTap II

Intel® MAX® thiết kế DDR3 10 với tính năng gỡ lỗi

Intel® MAX® thiết kế LPDDR2 10 với tính năng gỡ lỗi

Gỡ lỗi trạng thái trong mô phỏng PCIe* cho Giao diện PIPE

Gỡ lỗi hệ thống từ xa

Gỡ lỗi Bảng điều khiển Hệ thống
Xem tất cả Hiện ít hơn

Đào tạo và video

Gỡ lỗi & Giao tiếp với một trình điều FPGA sử dụng Siêu chức năng JTAG Ảo

Gỡ lỗi tính toàn vẹn chuỗi JTAG

Gỡ lỗi trên chip IP giao diện bộ nhớ trong Arria® 10

Tổng quan về phần cứng SoC: Quản lý hệ thống, Gỡ lỗi và Thiết bị ngoại vi có mục đích chung

Công cụ gỡ lỗi phần mềm Quartus®

Công cụ gỡ lỗi chuỗi JTAG

Quartus trong các nguồn hệ thống và luồng gỡ lỗi đầu dò

Bảng điều khiển U-Boot và Gỡ lỗi FDT

Thiết lập và gỡ lỗi Giấy phép Trôi quartus

Quartus II Netlist Viewers: Công cụ giúp phân tích và gỡ lỗi thiết kế của bạn

Gỡ Arria cảm biến nhiệt độ 10 của Intel®

Sử dụng bộ xử lý Soft Nios® gỡ lỗi Arria giao diện bộ nhớ ngoài 10

Cách gỡ lỗi cho Altera® sự cố đồng bộ hóa liên kết Ethernet tốc độ gấp ba

Khai thác tín hiệu nhanh với SignalProbe trong phần mềm Altera Quartus II

Hiểu và sử dụng USB Blaster và JTAG để định cấu hình các ứng dụng FPGAs

Chạy SoC Preloader với Trình gỡ lỗi ARM* DS-5*

Altera thu phát Loopback với Các nguồn và Đầu dò trong hệ thống

Kỹ thuật gỡ lỗi cho Qsys và Hệ Nios Bare Metal dựa trên
Xem tất cả Hiện ít hơn

Intel FPGA Wiki

Ứng dụng gỡ lỗi

Cách gỡ lỗi HPS SPI bằng SignalTap II

Bo mạch và bộ phát triển

Danh sách kiểm tra gỡ lỗi MegaCore DisplayPort

Bảng điều khiển hệ thống

Danh sách kiểm tra gỡ lỗi Ethernet 10G MAC Độ trễ thấp

Danh sách kiểm tra gỡ lỗi SDI II MegaCore

Danh sách kiểm tra gỡ lỗi Ethernet MAC 10Gbps

GUI gỡ lỗi EMIF Intel® Arria® 10

Intel® Arria gỡ lỗi 10 nhiều EMIF
Xem tất cả Hiện ít hơn

Tải xuống phần mềm

phần mềm lập trình Intel FPGA mềm

Phần mềm Intel FPGA Jam™ STAPL

Thông tin Trình điều khiển Cáp và Bộ điều hợp

Phần mềm MAX+PLUS® II

Intel FPGA mềm kế thừa

® Intel Quartus Prime Phần mềm Lập trình Độc lập

Intel FPGA mềm Lập trình Độc lập

phần mềm Intel Quartus Prime
Xem tất cả Hiện ít hơn

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.