Intel® Quartus® Phần mềm thiết kế prime - Trung tâm hỗ trợ
Chào mừng bạn đến với Trung tâm hỗ trợ phần mềm thiết kế chính ® Quartus®.
Bộ phần mềm thiết kế chính ® Quartus® Bao gồm tất cả các công cụ thiết kế phần mềm cần thiết để đưa FPGA Intel® của bạn từ khái niệm đến sản xuất. Các chủ đề trên trang web này sẽ hướng dẫn bạn thông qua tất cả các tính năng phần mềm Intel® Quartus® Prime. Chọn khu vực bạn quan tâm và điều hướng đến các tài nguyên cụ thể mà bạn cần trong dòng thiết kế Intel® Quartus® Prime.
Bắt đầu
Tổng quan
Phần mềm Intel® Quartus® Prime bao gồm tất cả các công cụ phần mềm bạn cần để xác định, mô phỏng, triển khai và gỡ lỗi thiết kế FPGA của bạn. Để bắt đầu, hãy nhấp vào các nút bên dưới để tải xuống và cấp phép phần mềm và để có được một số hướng dẫn bắt đầu nhanh. Sau đó, xem xét một số tài liệu đào tạo được cung cấp cho phần mềm Intel® Quartus® Prime - từ các hướng dẫn trực tuyến ngắn đến các lớp học do giảng viên hướng dẫn suốt cả ngày.
Sự khác biệt giữa Standard và Pro Edition là gì?
1. Tải xuống phần mềm Intel® Quartus® Prime
2. Có giấy phép chạy phần mềm Intel® Quartus® Prime
3. Xem hướng dẫn bắt đầu nhanh
Trong phần "Bắt đầu", chúng tôi liệt kê các tài nguyên cơ bản để giúp bạn bắt đầu, bao gồm hướng dẫn bắt đầu nhanh, liên kết đến tài liệu cơ bản và liên kết đến các khóa đào tạo trực tuyến và do người hướng dẫn có sẵn.
Bắt đầu
- Hướng dẫn khởi động nhanh phần mềm ® Quartus ® Chính › ›
- Một hướng dẫn ngắn gọn về cách thiết lập dự án, biên soạn, thực hiện phân tích thời gian và lập trình thiết bị FPGA.
- Đọc tôi trước! (ORMF1000) ›
- Một khóa học trực tuyến miễn phí 47 phút. Khóa học này là điểm khởi đầu để nhanh chóng hiểu và sử dụng các sản phẩm, tài sản thế chấp và tài nguyên FPGA ® Intel.
Hướng dẫn sử dụng
Hướng dẫn sử dụng phần mềm chính ® Quartus® ® Intel
Hướng dẫn sử dụng phiên bản Prime Pro ® Intel®:
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Bắt đầu ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Platform Designer ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Đề xuất thiết kế ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Compiler ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Tối ưu hóa thiết kế ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Lập trình viên ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Thiết kế dựa trên khối ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Cấu hình lại một phần ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Mô phỏng của bên thứ ba ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Tổng hợp của bên thứ ba ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Gỡ lỗi công cụ ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Máy phân tích thời gian ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Phân tích và tối ưu hóa năng lượng ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Ràng buộc thiết kế ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Công cụ thiết kế PCB ›
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Scripting ›
Hướng dẫn sử dụng phiên bản tiêu chuẩn ® Intel® Prime:
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Bắt đầu ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Platform Designer ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Đề xuất thiết kế ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Compiler ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Tối ưu hóa thiết kế ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Lập trình viên ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Cấu hình lại một phần ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Mô phỏng của bên thứ ba ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Gỡ lỗi công cụ ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Tổng hợp của bên thứ ba ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Máy phân tích thời gian ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Phân tích và tối ưu hóa năng lượng ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Ràng buộc thiết kế ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Công cụ thiết kế PCB ›
- Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Scripting ›
Đào tạo phần mềm chính ® Quartus®
Intel cung cấp một số loại hình đào tạo, cả trực tuyến và trực tiếp để giúp bạn tăng tốc nhanh chóng trên dòng thiết kế Intel® Quartus® Prime. Dưới đây là một số lớp đào tạo được đề xuất để giúp bạn bắt đầu.
Đào tạo phần mềm chính ® Quartus®
| khóa | họcloại | tên khóa | học |
|---|---|---|---|
| Sử dụng phần mềm chính ® Quartus: Giới thiệu | Trực tuyến | 81 phút | ODSW1100 |
| Phần mềm chính ® Quartus: Foundation (Phiên bản tiêu chuẩn) | Trực tuyến | 8 giờ | ODSW1110 |
| Phần mềm chính ® Quartus: Foundation (Phiên bản Pro) | Trực tuyến | 8 giờ | ODSW1110PRO |
| Phần mềm chính ® Quartus®: Các tính năng phiên bản Pro cho các thiết kế cao cấp | Lớp học hướng dẫn / ảo | 8 giờ | IPRO |
| Phần mềm chính ® Quartus®: Nền tảng | Lớp học hướng dẫn / ảo | 8 giờ | IDSW110 |
Nhiều khóa đào tạo khác có sẵn. Để có danh mục đầy đủ, hãy xem trang Đào tạo FPGA ® Intel.
1. Lập kế hoạch I/O
Tổng quan về lập kế hoạch I/O
Lập kế hoạch I /O được thực hiện ở giai đoạn đầu trong thiết kế FPGA để đảm bảo vị trí thành công trong thiết bị mục tiêu của bạn trong khi đáp ứng các hạn chế về pin và thời gian chuyên dụng. Phần mềm Intel® Quartus® Prime Pro Edition cung cấp hai công cụ để quản lý quá trình phức tạp để đáp ứng nhiều ràng buộc của vị trí I / O.
| Công cụ | Lập kế hoạch nhiệm vụ | Cách truynhập |
|---|---|---|
| Trình lập kế hoạch giao diện | Lập kế hoạch giao diện và ngoại vi thiết bị | Công cụ > Lập kế hoạch giao diện |
| Ghim Planner | Sửa, xác thực hoặc xuất gán pin | Bài tập > Pin Planner |
Interface Planner quản lý sự phức tạp của việc tích hợp nhiều mô-đun với các yêu cầu cứng cho các bài tập pin (ví dụ: PCI Express *, DDR và lõi sở hữu trí tuệ (IP) vòng lặp bị khóa pha (PLL). Interface Planner tương tác linh hoạt với Intel® Quartus® Prime Fitter để xác minh tính hợp pháp của vị trí trong khi bạn lên kế hoạch. Bạn có thể đánh giá các kế hoạch sàn khác nhau bằng cách sử dụng các báo cáo tương tác để lên kế hoạch chính xác cho việc thực hiện tốt nhất.
Pin Planner là một công cụ phân công pin cấp thấp. Sử dụng điều này để đặt chân I/O theo cách thủ công và để chỉ định tốc độ bùn và cường độ ổ đĩa.
Lập kế hoạch I /O - Tài liệu và Đào tạo
Lập kế hoạch I/O - Tài liệu công cụ phần mềm
- Quản lý thiết bị I /O Pins chương trong một phần của Intel® Quartus® Prime Pro Edition User Guide ›
- Chương Lập kế hoạch giao diện trong một phần của Hướng dẫn sử dụng Phiên bản Prime Pro ® Intel®
Lập kế hoạch I/O - Tài liệu thiết bị
I/O Lập kế hoạch - Lớp đào tạo
| khóa học | loại | khóa học | |
|---|---|---|---|
| Thiết kế hệ thống I/O nhanh chóng và dễ dàng với BluePrint | Miễn phí, Trực tuyến | 40 phút | OBLUEINTRO |
Lập kế hoạch I/O - Các nguồn lực khác
Lập kế hoạch I /O liên quan đến nhiều cân nhắc đặc biệt là khi I / Os tốc độ cao hoặc các giao thức cụ thể có liên quan. Để biết thêm thông tin về quản lý I/O và hỗ trợ phát triển hội đồng quản trị, hãy truy cập trang web Của Quản lý I/O, Hỗ trợ Phát triển Hội đồng quản trịvà Trang web Trung tâm Tài nguyên Phân tích Liêm chính Tín hiệu.
2. Mục nhập thiết kế
Mục Nhập Thiết kế - Tổng quan
Bạn có thể thể hiện thiết kế của mình bằng cách sử dụng một số phương pháp nhập thiết kế:
- Sử dụng ngôn ngữ mô tả phần cứng (HDL)
- Verilog
- SystemVerilog
- Bộ VHDL
- Platform Designer, một công cụ nhập cảnh đồ họa để kết nối các mô-đun phức tạp một cách có cấu trúc
- Các phương thức tuyển sinh cấp cao khác
- Tổng hợp cấp cao (HLS) sử dụng C ++ để thể hiện các mô-đun phức tạp
- OpenCL™ sử dụng C++ để thực hiện các thuật toán tính toán trên các nền tảng không đồng nhất
Sở hữu trí tuệ
Ngoài việc nhập thiết kế trực tiếp, FPPI ® Intel hỗ trợ một danh mục tài sản trí tuệ (IP) lớn được thiết kế đặc biệt để sử dụng trong các FPPI ® Intel.
Học ngôn ngữ mô tả phần cứng (HDL)
Intel cung cấp một số khóa đào tạo HDL, từ tổng quan trực tuyến miễn phí đến các lớp học do giảng viên hướng dẫn đầy đủ cả ngày.
| khóa học | loại | khóa học | |
|---|---|---|---|
| Giới thiệu về Verilog HDL | 8 giờ | Hướng dẫn viên | IHDL120 |
| Giới thiệu về Bộ VHDL | 8 giờ | Hướng dẫn viên | IHDL110 |
| Cơ bản về Verilog HDL | 50 phút | Trực tuyến, Miễn phí | OHDL1120 |
| Cơ bản về VHDL | 92 phút | Trực tuyến, Miễn phí | OHDL1110 |
| Kỹ thuật thiết kế Verilog HDL tiên tiến | 8 giờ | Hướng dẫn viên | IHDL230 |
| Kỹ thuật thiết kế VHDL tiên tiến | 8 giờ | Hướng dẫn viên | IHDL240 |
| SystemVerilog với Phần mềm Quartus® II | 38 phút | Trực tuyến, Miễn phí | OHDL1125 |
Sử dụng mẫu HDL
Phần mềm Intel® Quartus® Prime cung cấp một số mẫu cho các yếu tố logic thường được sử dụng như đăng ký, bài tập tín hiệu được chọn, bài tập tín hiệu đồng thời và các cuộc gọi phụ. Các mẫu có sẵn trong Verilog, SystemVerilog và VHDL.
Nếu bạn không chắc chắn về cách tốt nhất để viết một chức năng cụ thể để đảm bảo rằng nó sẽ được thực hiện chính xác, bạn nên tham khảo các mẫu này. Hệ thống mẫu được mô tả đầy đủ trong Chèn Mã HDL từ phần Mẫu được cung cấp trong Hướng dẫn sử dụng Đề xuất Thiết kế.
Phong cách mã hóa HDL được đề xuất
Phong cách mã hóa HDL có ảnh hưởng đáng kể đến chất lượng kết quả cho các thiết kế logic. Các công cụ tổng hợp sẽ tối ưu hóa thiết kế, nhưng để đạt được kết quả chính xác, bạn cần mã hóa theo một kiểu, sẽ dễ dàng được công cụ tổng hợp nhận ra như các cấu trúc logic cụ thể.
Ngoài ra, có những thực tiễn thiết kế tốt, cần được tuân theo cho thiết kế logic kỹ thuật số nói chung và cho các thiết bị dựa trên LAB nói riêng. Quản lý các phương pháp thiết lập lại logic, chậm trễ đường ống và tạo tín hiệu đồng bộ thích hợp là một số ví dụ về thực tiễn thiết kế kỹ thuật số tốt. Một số tài nguyên để học thực hành mã hóa HDL tốt được liệt kê dưới đây.
Tài nguyên cho Hướng dẫn phong cách mã hóa HDL tốt
| Mô tả | Tài nguyên|
|---|---|
| Thực hành thiết kế tốc độ cao tốt (ODSWTC01) | Đào tạo trực tuyến miễn phí |
| Kiểu mã hóa HDL được đề xuất | Một phần trong Hướng dẫn sử dụng Phiên bản Prime Pro ® ® |
| Thực hành thiết kế được đề xuất | Một phần trong Hướng dẫn sử dụng Phiên bản Prime Pro ® ® |
| Advanced Synthesis Cookbook với các ví dụ thiết kế (sách dạy nấu ăn.zip) | PDF với các ví dụ về thiết kế |
Sở hữu trí tuệ
FPGA ® Intel hỗ trợ một danh mục tài sản trí tuệ (IP) lớn được thiết kế đặc biệt để sử dụng trong các FPPI ® Intel. Mỗi IP bao gồm một mô hình mô phỏng để xác minh thiết kế trước khi triển khai thiết bị. Xem các liên kết sau đây để biết thêm thông tin về các lõi IP có sẵn và hệ sinh thái IP trong phần mềm Intel® Quartus® Prime.
Tài nguyên sở hữu trí tuệ
| Mô tả | Tài nguyên|
|---|---|
| Danh mục IP FPGA ® Intel | Tổng quan danh mục IP FPGA ® Intel |
| Giới thiệu về Intel® FPGA IP Cores | Cách trình soạn thảo danh mục IP và trình chỉnh sửa tham số quản lý lõi IP trong phần mềm Intel® Quartus® Prime |
| Intel® FPGA IP Finder | Danh sách toàn diện các lõi IP FPGA ® Intel |
Trình thiết kế nền tảng
Xem phần giới thiệu về Platform Designer Webcast
Platform Designer là một công cụ tích hợp hệ thống đồ họa cho phép bạn nhanh chóng tích hợp một hệ thống các thành phần phức tạp.
Sử dụng khung kết nối tiêu chuẩn (Avalon® hoặc AMBA * AXI *), bạn có thể tích hợp tài sản trí tuệ từ bên thứ ba, từ IP của tổ chức của riêng bạn hoặc từ các mô-đun hộp đen chưa được xác định. Tất cả các lõi IP FPGA ® Intel đều tuân thủ các thông số kỹ thuật giao diện Platform Designer.
Nhà thiết kế nền tảng tạo ra HDL để làm tức thì vào phần còn lại của thiết kế FPGA của bạn.
Tài liệu Thiết kế Nền tảng
| Mô tả | Tài nguyên|
|---|---|
| Tạo một hệ thống với trình thiết kế nền tảng | Những điều cơ bản về việc sử dụng Trình thiết kế nền tảng |
| Tạo thành phần thiết kế nền tảng | Cách tích hợp các thành phần sở hữu trí tuệ (IP) để sử dụng trong Trình thiết kế nền tảng |
| Kết nối thiết kế nền tảng | Chi tiết về các giao diện được ánh xạ bộ nhớ và phát trực tuyến có sẵn trong các tiêu chuẩn kết nối Avalon® và AMBA * AXI * |
| Tối ưu hóa hiệu suất hệ thống thiết kế nền tảng | Tối ưu hóa đường ống và xử lý trọng tài xe buýt trong hệ thống Thiết kế nền tảng |
| Giao diện thành phần Tham chiếu Tcl | Tham chiếu giao diện lập trình ứng dụng (API) để tích hợp IP vào hệ thống Platform Designer |
| Thành phần thiết kế hệ thống thiết kế nền tảng | Mô tả các thành phần kết nối có sẵn trong Trình thiết kế nền tảng |
Các khóa đào tạo thiết kế nền tảng (trước đây là Qsys)
| Số khóa học | loại | thời gian | khóahọc |
|---|---|---|---|
| Tạo thiết kế hệ thống với Qsys | 37 phút | Miễn phí, Trực tuyến | OQSYSCREATE |
| Giới thiệu về Qsys | 26 phút | Miễn phí, Trực tuyến | OQSYS1000 |
| Giới thiệu về Công cụ tích hợp hệ thống thiết kế nền tảng | 8 giờ | Hướng dẫn viên | IQSYS101 |
| Thiết kế hệ thống với Qsys Pro | 42 phút | Miễn phí, Trực tuyến | OQSYSPRO |
| Thiết kế hệ thống tiên tiến sử dụng Qsys: Mô phỏng thành phần và hệ thống | 28 phút | Miễn phí, Trực tuyến | OAQSYSSIM |
| Thiết kế hệ thống nâng cao Sử dụng Qsys: Tối ưu hóa hệ thống Qsys | 32 phút | Miễn phí, Trực tuyến | OAQSYSOPT |
| Thiết kế hệ thống nâng cao sử dụng Qsys: Xác minh hệ thống với Bảng điều khiển hệ thống | 25 phút | Miễn phí, Trực tuyến | OAQSYSSYSCON |
| Thiết kế hệ thống nâng cao Sử dụng Qsys: Sử dụng hệ thống phân cấp trong thiết kế Qsys | 22 phút | Miễn phí, Trực tuyến | OAQSYSHIER |
| Phương pháp công cụ tích hợp hệ thống Qsys tiên tiến | 8 giờ | Hướng dẫn viên | IQSYS102 |
| Phát triển IP tùy chỉnh Sử dụng giao diện Avalon® và AXI * | 113 phút | Miễn phí, Trực tuyến | OQSYS3000 |
Ví dụ về thiết kế thiết kế nền tảng
| Mô tả | Tài nguyên|
|---|---|
| Trình thiết kế nền tảng - Ví dụ về thiết kế | Ví dụ thiết kế có thể tải xuống của trình kiểm tra bộ nhớ được triển khai trong Trình thiết kế nền tảng. |
| Ví dụ về thiết kế bộ nhớ AXI* | Giao diện Agent AMBA * AXI *-3 trên một thành phần bộ nhớ tùy chỉnh Verilog đơn giản. |
| Ví dụ mô phỏng BFM: Hps AXI * Giao diện cầu nối với lõi FPGA | Một giao diện hệ thống xử lý cứng (HPS) đến cầu FPGA AXI * (h2f). |
| Hướng dẫn người dùng ip suite xác minh Avalon® (PDF) | Mô hình chức năng xe buýt (BFMs) để xác minh lõi IP bằng cách sử dụng giao diện ® Avalon. |
| Tệp thiết kế (.zip) | |
| Đồ họa Mentor* AXI * Xác minh IP Suite (PDF) | BFMs để xác minh lõi IP bằng giao diện AMBA * AXI *. |
Sách trắng
| Mô tả | Tài nguyên|
|---|---|
| So sánh phương pháp tích hợp IP để thực hiện FPGA | Thảo luận về những thách thức kết nối trong các thiết bị FPGA phức tạp. |
| Áp dụng lợi ích của mạng trên kiến trúc chip vào thiết kế hệ thống FPGA | Mô tả những lợi thế của mạng trên kiến trúc chip (NoC) trong thiết kế hệ thống FPGA ® Intel. |
3. Mô phỏng
Tổng quan mô phỏng
Phần mềm Intel® Quartus® Prime hỗ trợ mô phỏng thiết kế RTL và gate-level trong các mô phỏng EDA được hỗ trợ.
Mô phỏng bao gồm:
- Thiết lập môi trường làm việc mô phỏng của bạn
- Biên soạn thư viện mô hình mô phỏng
- Chạy mô phỏng của bạn
Phần mềm Intel® Quartus® Prime hỗ trợ việc sử dụng luồng mô phỏng theo kịch bản để tự động hóa xử lý mô phỏng trong môi trường mô phỏng ưa thích của bạn.
Trong phần mềm Intel® Quartus® Prime Standard Edition, bạn có tùy chọn sử dụng luồng công cụ NativeLink, tự động khởi chạy trình mô phỏng đã chọn.
Dòng mô phỏng theo kịch bản
Việc tích hợp một mô phỏng HDL vào luồng công cụ phần mềm ® Quartus® được mô tả trong phần sau của Hướng dẫn người dùng phần mềm ® Quartus® | Cẩm nang:
- Mô phỏng thiết kế FPGA ® Intel(Pro Edition | Phiên bản tiêu chuẩn)
Khi sử dụng Platform Designer để cấu hình lõi và hệ thống IP, các tập lệnh thiết lập môi trường mô phỏng được tạo ra cho các mô phỏng EDA được hỗ trợ.
Khi tạo nhiều hệ thống Thiết kế Nền tảng, bạn nên chạy "Tạo Script thiết lập mô phỏng cho IP" để tạo kịch bản kết hợp cho các hệ thống của mình trong Trình thiết kế nền tảng.
- Tạo Kịch bản thiết lập mô phỏng kết hợp(Pro Edition | Phiên bản tiêu chuẩn)
Bạn có thể kết hợp các kịch bản mô phỏng lõi IP được tạo vào một kịch bản mô phỏng cấp cao nhất kiểm soát mô phỏng toàn bộ thiết kế của bạn. Sau khi chạy mô phỏng thiết lập IP, hãy sử dụng thông tin sau đây để sao chép các phần mẫu và sửa đổi chúng để sử dụng trong tệp tập lệnh cấp cao mới.
- Aldec Active-HDL (Pro Edition | Phiên bản tiêu chuẩn )
- Aldec Riviera-PRO ( Phiên bản Pro | Phiên bản tiêu chuẩn )
- Cadence Incisive Enterprise ( Pro Edition | Phiên bản tiêu chuẩn )
- Mentor Graphics* ModelSim*-Intel® FPGA Edition (đi kèm với phần mềm Intel® Quartus® Prime) (Pro Edition | Phiên bản tiêu chuẩn )
- Đồ họa Mentor* ModelSim* - PE (Pro Edition | Phiên bản tiêu chuẩn )
- Đồ họa Mentor * ModelSim * - SE (Pro Edition | Phiên bản tiêu chuẩn )
- Đồ họa Mentor* QuestaSim (Phiên bản Pro | Phiên bản tiêu chuẩn )
- Tóm tắt * VCS và VCS MX ( Pro Edition | Phiên bản tiêu chuẩn)
Bạn cũng có thể tham khảo các video sau để được hướng dẫn thiết lập mô phỏng.
Dòng mô phỏng NativeLink
Trong phần mềm Intel® Quartus® Prime Standard Edition, bạn có tùy chọn sử dụng NativeLink. Điều này cho phép bạn tự động khởi chạy tất cả các bước cần thiết để mô phỏng thiết kế của bạn sau khi sửa đổi mã nguồn hoặc IP của bạn.
Tính năng NativeLink tích hợp trình mô phỏng EDA của bạn với phần mềm Intel® Quartus® Prime Standard Edition bằng cách tự động hóa các nội dung sau:
- Tạo các tệp và kịch bản mô phỏng dành riêng cho mô phỏng.
- Biên soạn các thư viện mô phỏng.
- Tự động khởi chạy trình mô phỏng của bạn sau khi Intel® Quartus® phân tích phần mềm Prime phân tích và xây dựng, phân tích và tổng hợp, hoặc sau khi tổng hợp đầy đủ.
Tài nguyên cho Thiết lập Mô phỏng NativeLink
| Mô tả | Tài nguyên|
|---|---|
| Sử dụng Mô phỏng NativeLink | Một chương trong Hướng dẫn sử dụng Intel Quartus Prime Standard Edition: Mô phỏng của bên thứ ba |
| Cách thiết lập mô phỏng NativeLink | Một video ngắn cho thấy cách thiết lập NativeLink cho một thiết kế đơn giản |
Tài nguyên mô phỏng
Tài nguyên mô phỏng
Phần mềm Intel® Quartus® Prime Standard Edition hỗ trợ các trình mô phỏng EDA này:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Incisive Enterprise
- Đồ họa cố vấn * ModelSim *-Intel FPGA (đi kèm với phần mềm Intel® Quartus® Prime)
- Đồ họa mentor* ModelSim* - PE
- Đồ họa Mentor* ModelSim* - SE
- Đồ họa cố vấn * QuestaSim
- Tóm tắt * VCS và VCS MX
Việc tích hợp một mô phỏng HDL vào dòng công cụ phần mềm ® Quartus® được mô tả trong phần Mô phỏng Thiết kế Intel FPGA trong Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Mô phỏng của bên thứ ba.
4. Tổng hợp
Tổng quan tổng hợp
Giai đoạn Tổng hợp Logic của dòng thiết kế phần mềm ® Intel® Quartus sẽ lấy mã mức chuyển đăng ký (RTL) và tạo ra một danh sách ròng của các nguyên thủy cấp thấp hơn (danh sách ròng sau tổng hợp). Danh sách ròng sau tổng hợp sau đó sẽ được sử dụng làm đầu vào cho Fitter, sẽ đặt và định tuyến thiết kế.
Phần mềm Intel® Quartus® Prime và Quartus® II bao gồm tổng hợp tích hợp tiên tiến và giao diện với các công cụ tổng hợp của bên thứ ba khác. Phần mềm cũng cung cấp người xem netlist sơ đồ mà bạn có thể sử dụng để phân tích cấu trúc của một thiết kế và xem phần mềm giải thích thiết kế của bạn như thế nào.
Kết quả tổng hợp có thể được xem với người xem Netlist ® Quartus,cả sau khi xây dựng RTL và sau Khi Lập bản đồ Công nghệ.
Tài liệu Tổng hợp
| Mô tả | tiêu đề|
|---|---|
| Tổng hợp tích hợp Quartus Prime | Công cụ tổng hợp tích hợp phần mềm Intel® Quartus® Prime hỗ trợ tổng hợp các ngôn ngữ nhập thiết kế dành riêng cho ® Intel. |
| Hỗ trợ Synplify | Dòng công cụ phần mềm ® Quartus® Prime cũng hỗ trợ các bộ tổng hợp logic Synplicity Synplify và Synplify Pro. |
| Đồ họa Mentor * Hỗ trợ RTL chính xác | Dòng công cụ phần mềm ® Prime ® Intel cũng hỗ trợ Mentor Graphics * Precision RTL Synthesizer. |
Đào tạo tổng hợp và trình diễn
| Mô tả | tiêu đề|
|---|---|
| Sử dụng phần mềm chính ® Quartus: Giới thiệu (ODSW1100) | Làm quen với môi trường thiết kế phần mềm Cơ bản ® Prime. Bạn sẽ tìm hiểu về một luồng thiết kế FPGA cơ bản và cách sử dụng phần mềm Quartus® Prime trong dòng chảy. Đây là một khóa học trực tuyến kéo dài 1,5 giờ. |
| Loạt thiết kế phần mềm chính ® Quartus: Foundation (Standard) (ODSW1110) | Học cách sử dụng phần mềm Quartus® Prime để phát triển thiết kế FPGA hoặc CPLD từ thiết kế ban đầu đến lập trình thiết bị. Đây là một khóa học trực tuyến kéo dài 3,5 giờ. |
| Loạt thiết kế phần mềm chính ® Quartus: Foundation (IDSW110) | Tạo dự án, nhập tệp thiết kế, biên dịch và cấu hình thiết bị của bạn để xem thiết kế hoạt động trong hệ thống. Nhập các ràng buộc về thời gian và phân tích thiết kế bằng Bộ phân tích thời gian. Khám phá cách các giao diện phần mềm với các công cụ EDA phổ biến được sử dụng để tổng hợp và mô phỏng. Đây là một khóa học do hướng dẫn viên dẫn dắt kéo dài 8 giờ. |
Tổng hợp cấp cao
Công cụ tổng hợp cấp cao (HLS) của Intel có mô tả thiết kế được viết bằng C ++ và tạo ra mã RTL được tối ưu hóa cho FPFTA ® Intel.
Để biết thêm thông tin về Trình biên dịch HLS ® Intel, bao gồm tài liệu, ví dụ và các khóa đào tạo, hãy xem Trang Hỗ trợ HLS.
Tài liệu HLS
| Mô tả | Tài liệu|
|---|---|
| Hướng dẫn bắt đầu HLS | Hiển thị cách khởi tạo môi trường biên dịch tổng hợp cấp cao của bạn. Cũng bao gồm các ví dụ thiết kế và hướng dẫn để chứng minh cách sử dụng hiệu quả trình biên dịch. |
| Hướng dẫn sử dụng HLS | Cung cấp hướng dẫn tổng hợp, xác minh và mô phỏng lõi IP cho các sản phẩm FPGA ® Intel. |
| Hướng dẫn tham chiếu HLS | Cung cấp thông tin về luồng thiết kế thành phần tổng hợp cấp cao (HLS), bao gồm các tùy chọn lệnh và các yếu tố lập trình khác mà bạn có thể sử dụng trong mã thành phần của mình. |
| Hướng dẫn thực hành tốt nhất của HLS | Cung cấp các mẹo và hướng dẫn về cách tối ưu hóa thiết kế thành phần của bạn bằng cách sử dụng thông tin được cung cấp bởi trình biên dịch HLS. |
5. Fitter
Fitter - Phiên bản Pro
Với phần mềm Intel® Quartus® Prime Pro Edition, Fitter thực hiện công việc của mình trong các giai đoạn có thể kiểm soát riêng lẻ; bạn có thể tối ưu hóa từng giai đoạn riêng lẻ bằng cách chạy chỉ giai đoạn đó của quy trình fitter, lặp lại để tối ưu hóa giai đoạn đó.
Giai đoạn fitter
| Tối ưu hóa giai | đoạnfitter |
|---|---|
| Kế hoạch | Sau giai đoạn này, bạn có thể chạy phân tích thời gian sau kế hoạch để xác minh các hạn chế về thời gian và xác nhận các cửa sổ thời gian chéo đồng hồ. Xem vị trí và tính chất ngoại vi và thực hiện lập kế hoạch đồng hồ cho Intel® Arria® 10 FPGA và Intel® Cyclone® 10 thiết kế FPGA. |
| Nơi sớm | Sau giai đoạn này, Chip Planner có thể hiển thị vị trí cấp cao ban đầu của các yếu tố thiết kế. Sử dụng thông tin này để hướng dẫn các quyết định floorplanning của bạn. Đối với Intel® Stratix® 10 thiết kế FPGA, bạn cũng có thể lập kế hoạch đồng hồ sớm sau khi chạy giai đoạn này. |
| Nơi | Sau giai đoạn này, xác nhận việc sử dụng tài nguyên và logic trong Báo cáo biên soạn và xem xét vị trí của các yếu tố thiết kế trong Chip Planner. |
| Lộ trình | Sau giai đoạn này, thực hiện thiết lập chi tiết và giữ thời gian đóng trong Bộ phân tích thời gian và xem tắc nghẽn định tuyến thông qua Chip Planner. |
| Thời gian lại | Sau giai đoạn này, hãy xem lại kết quả Retiming trong báo cáo Fitter và sửa bất kỳ hạn chế nào hạn chế tối ưu hóa lại hơn nữa. |
Theo mặc định, Fitter sẽ chạy qua tất cả các giai đoạn của nó. Tuy nhiên, bạn có thể phân tích kết quả của các giai đoạn Fitter để đánh giá thiết kế của bạn trước khi chạy giai đoạn tiếp theo hoặc trước khi chạy tổng hợp đầy đủ. Để biết thêm thông tin về cách sử dụng các giai đoạn Fitter để kiểm soát chất lượng kết quả cho thiết kế của bạn, hãy tham khảo phần Chạy Fitter trong Hướng dẫn sử dụng Trình biên dịch: Intel® Quartus® Prime Pro Edition.
Bạn có thể chỉ định một số cài đặt để chỉ đạo mức độ nỗ lực của Fitter cho những thứ như đăng ký đóng gói, đăng ký trùng lặp và hợp nhất và mức độ nỗ lực tổng thể. Để biết thêm thông tin về cài đặt Fitter, hãy xem các cuộc thảo luận trong phần Tham chiếu Cài đặt Fitter trong Hướng dẫn sử dụng Trình biên dịch: Intel® Quartus® Prime Pro Edition.
Fitter - Phiên bản tiêu chuẩn
Trong phần mềm Intel® Quartus® Prime Standard Edition, bạn có thể chỉ định một số cài đặt để chỉ đạo mức độ nỗ lực của Fitter như đăng ký đóng gói, đăng ký trùng lặp và hợp nhất và mức độ nỗ lực tổng thể. Để biết danh sách đầy đủ thiết đặt Fitter, hãy xem Trang Trợ giúp Thiết đặt Trình biên dịch
Để biết thêm thông tin về cài đặt Fitter, hãy xem thảo luận dưới đây
- Giảm phần Thời gian biên soạn của Hướng dẫn sử dụng Phiên bản Tiêu chuẩn ® Intel® Prime: Trình biên dịch
- Phần Đóng cửa và Tối ưu hóa thời gian của® Hướng dẫn sử dụng Phiên bản Tiêu chuẩn ® Intel®: Tối ưu hóa thiết kế
6. Phân tích thời gian
Tổng quan về phân tích thời gian
Bộ phân tích thời gian xác định các mối quan hệ thời gian phải được đáp ứng để thiết kế hoạt động chính xác và kiểm tra thời gian đến so với thời gian cần thiết để xác minh thời gian.
Phân tích thời gian liên quan đến nhiều khái niệm cơ bản: không đồng bộ v. hồ quang đồng bộ, đến và thời gian cần thiết, thiết lập và giữ yêu cầu, v.v. Chúng được xác định trong phần Phân tích thời gian Khái niệm cơ bản của Hướng dẫn sử dụng Phiên bản Tiêu chuẩn ® Intel® Prime: Máy phân tích thời gian.
Bộ phân tích thời gian áp dụng các hạn chế về thời gian của bạn và xác định sự chậm trễ thời gian từ kết quả thực hiện thiết kế của Fitter vào thiết bị mục tiêu.
Máy phân tích thời gian phải hoạt động từ một mô tả chính xác về các yêu cầu về thời gian của bạn, được thể hiện dưới dạng hạn chế về thời gian. Phần Thiết kế hạn chế của Hướng dẫn sử dụng Phiên bản Tiêu chuẩn ® Quartus® Prime: Máy phân tích thời gian mô tả cách các hạn chế về thời gian có thể được thêm vào các tệp.sdc, để sử dụng bởi cả Fitter và Timing Analyzer.
Đóng cửa thời gian là một quá trình lặp đi lặp lại của việc tinh chỉnh các hạn chế về thời gian; điều chỉnh các thông số để tổng hợp và Fitter, và quản lý các biến thể hạt giống fitter.
Máy phân tích thời gian
Máy phân tích thời gian chính Intel Quartus
Máy phân tích thời gian trong phần mềm Prime ® Quartus® Intel là một công cụ phân tích thời gian theo phong cách ASIC mạnh mẽ xác nhận hiệu suất thời gian của tất cả các logic trong thiết kế của bạn bằng cách sử dụng phương pháp hạn chế, phân tích và báo cáo tiêu chuẩn ngành. Bộ phân tích thời gian có thể được điều khiển từ giao diện người dùng đồ họa hoặc từ giao diện dòng lệnh để hạn chế, phân tích và báo cáo kết quả cho tất cả các đường dẫn thời gian trong thiết kế của bạn.
Một hướng dẫn người dùng đầy đủ về Máy phân tích thời gian có thể được tìm thấy trong phần Chạy Máy phân tích thời gian của Hướng dẫn sử dụng Phiên bản Tiêu chuẩn ® Intel® Prime: Máy phân tích thời gian.
Nếu bạn chưa quen với Phân tích thời gian, hãy xem phần Luồng được đề xuất cho người dùng lần đầu tiên của Hướng dẫn sử dụng Phiên bản Tiêu chuẩn ® Intel® Quartus® Prime: Máy phân tích thời gian. Điều này mô tả dòng thiết kế đầy đủ bằng cách sử dụng các ràng buộc cơ bản.
Các khóa đào tạo phân tích thời gian
| Số khóa học | loại | thời gian | khóahọc |
|---|---|---|---|
| Intel Quartus Prime Software Design Series: Phân tích thời gian | 8 giờ | Intructor-Led | IDSW120 |
| Phân tích thời gian nâng cao với TimeQuest | 8 giờ | Hướng dẫn viên | IDSW125 |
| Máy phân tích thời gian: Giới thiệu về phân tích thời gian | 15 phút | Trực tuyến, Miễn phí | ODSW1115 |
| Máy phân tích thời gian: Máy phân tích thời gian GUI | 31 phút | Trực tuyến, Miễn phí | ODSW1116 |
| Máy phân tích thời gian: Intel Quartus Prime Integration & Reporting | 25 phút | Trực tuyến, Miễn phí | ODSW1117 |
| Máy phân tích thời gian: Các ràng buộc SDC cần thiết | 34 phút | Trực tuyến, Miễn phí | ODSW1118 |
| Đóng thời gian bằng cách sử dụng Báo cáo tùy chỉnh TimeQuest | 24 phút | Trực tuyến, Miễn phí | OTIM1100 |
Thời gian đóng cửa
Nếu Bộ phân tích thời gian xác định rằng thông số kỹ thuật thời gian của bạn không được đáp ứng, thì thiết kế phải được tối ưu hóa về thời gian cho đến khi sự khác biệt được đóng lại và thông số kỹ thuật thời gian của bạn được đáp ứng.
Thời gian đóng cửa liên quan đến một số kỹ thuật có thể. Các kỹ thuật hiệu quả nhất sẽ khác nhau theo từng thiết kế. Chương Đóng cửa và Tối ưu hóa thời gian trong Hướng dẫn người dùng tối ưu hóa thiết kế: Intel Quartus Prime Pro Edition đưa ra rất nhiều lời khuyên thiết thực về quá trình đóng thời gian.
Có một số khóa đào tạo bổ sung để giúp bạn hiểu làm thế nào để đánh giá thiết kế của bạn cho các kỹ thuật đóng cửa thời gian phù hợp.
Các khóa đào tạo đóng cửa thời gian
| Số khóa học | loại | thời gian | khóahọc |
|---|---|---|---|
| Biên soạn dựa trên khối gia tăng trong Phần mềm Prime Pro ® Quartus® Intel: Đóng thời gian và Mẹo | 22 phút | Trực tuyến, Miễn phí | OIBBC102 |
| Đánh giá thiết kế để đóng thời gian | 55 phút | Trực tuyến, Miễn phí | ODSWTC02 |
| Thực hành thiết kế HDL tốt nhất để đóng thời gian | 61 phút | Trực tuyến, Miễn phí | OHDL1130 |
| Đóng thời gian bằng cách sử dụng Báo cáo tùy chỉnh TimeQuest | 24 phút | Trực tuyến, Miễn phí | OTIM1100 |
| Đóng cửa thời gian với Phần mềm Quartus® II | 8 giờ | Hướng dẫn viên | IDSW145 |
7. Tối ưu hóa thiết kế
Tổng quan về tối ưu hóa thiết kế
Phần mềm Intel® Quartus® Prime và Quartus® II bao gồm một loạt các tính năng để giúp bạn tối ưu hóa thiết kế của mình về diện tích và thời gian. Phần này cung cấp các tài nguyên để giúp bạn với các kỹ thuật và công cụ tối ưu hóa thiết kế.
Phần mềm Intel® Quartus® Prime và Quartus® II cung cấp tối ưu hóa danh sách tổng hợp vật lý để tối ưu hóa thiết kế hơn so với quy trình biên soạn tiêu chuẩn. Tổng hợp vật lý giúp cải thiện hiệu suất thiết kế của bạn, bất kể công cụ tổng hợp được sử dụng.
Tài liệu hỗ trợ tối ưu hóa
| Mô tả | tiêu đề|
|---|---|
| Tối ưu hóa khu vực và thời gian | Phần hướng dẫn người dùng này giải thích cách giảm sử dụng tài nguyên, giảm thời gian biên soạn và cải thiện hiệu suất thời gian khi thiết kế cho các thiết bị ® Intel. |
| Phân tích và tối ưu hóa sơ đồ sàn thiết kế | Phần hướng dẫn người dùng này mô tả cách sử dụng Chip Planner để phân tích và tối ưu hóa sơ đồ sàn cho thiết kế của bạn. Chương này cũng giải thích cách sử dụng Logic Lock Region để kiểm soát vị trí. |
| Quản lý thay đổi kỹ thuật với Chip Planner | Phần hướng dẫn người dùng này mô tả cách sử dụng Chip Planner để thực hiện các đơn đặt hàng thay đổi kỹ thuật (ECOs) cho các thiết bị được hỗ trợ. |
| Tối ưu hóa danh sách ròng và tổng hợp vật lý | Phần hướng dẫn người dùng này giải thích cách tối ưu hóa danh sách ròng và tổng hợp vật lý trong phần mềm ® Prime ® Intel có thể sửa đổi danh sách netlist của thiết kế của bạn và giúp cải thiện chất lượng kết quả của bạn. |
| Trung tâm Tài nguyên Biên soạn Gia tăng | Trang web trung tâm tài nguyên này cho thấy cách bạn có thể sử dụng biên dịch gia tăng để giảm thời gian biên soạn và bảo toàn kết quả trong quá trình tối ưu hóa. |
Các khóa đào tạo tối ưu hóa thiết kế
| Số khóa học | loại | thời gian | khóahọc |
|---|---|---|---|
| Sử dụng phần mềm ® Quartus® Prime Pro: Lập kế hoạch chip | 29 phút | Trực tuyến, Miễn phí | OPROCHIPPLAN |
| Sử dụng Thiết kế Space Explorer | 21 phút | Trực tuyến, Miễn phí | ODSE |
| Đóng thời gian bằng cách sử dụng Báo cáo tùy chỉnh timequest | 24 phút | Trực tuyến, Miễn phí | OTIM1100 |
| Thực hành thiết kế HDL tốt nhất để đóng thời gian | 1 giờ | Trực tuyến, Miễn phí | OHDL1130 |
Công cụ tối ưu hóa thiết kế
Phần mềm Intel® Quartus® Prime cung cấp các công cụ trình bày thiết kế của bạn theo cách trực quan. Những công cụ này cho phép bạn chẩn đoán bất kỳ vấn đề nào trong thiết kế của bạn, về mặt không hiệu quả về logic hoặc vật lý.
- Bạn có thể sử dụng Netlist Viewers để xem biểu diễn sơ đồ của thiết kế của bạn ở một số giai đoạn trong quá trình thực hiện: trước khi tổng hợp, sau khi tổng hợp và sau khi đặt và tuyến đường. Điều này cho phép bạn xác nhận ý định thiết kế của mình ở mỗi giai đoạn.
- Design Partition Planner giúp bạn hình dung và sửa đổi sơ đồ phân vùng của thiết kế bằng cách hiển thị thông tin thời gian, mật độ kết nối tương đối và vị trí vật lý của các phân vùng. Bạn có thể định vị phân vùng trong người xem khác hoặc sửa đổi hoặc xóa phân vùng.
- Với Chip Planner,bạn có thể thực hiện các bài tập sơ đồ sàn, thực hiện phân tích năng lượng và hình dung các đường dẫn quan trọng và tắc nghẽn định tuyến. Design Partition Planner và Chip Planner cho phép bạn phân vùng và bố trí thiết kế của mình ở mức cao hơn.
- Design Space Explorer II (DSE) tự động tìm kiếm các cài đặt cho kết quả tốt nhất trong bất kỳ thiết kế cá nhân nào. DSE khám phá không gian thiết kế của thiết kế của bạn, áp dụng các kỹ thuật tối ưu hóa khác nhau và phân tích kết quả để giúp bạn khám phá các cài đặt tốt nhất cho thiết kế của mình.
Sử dụng các công cụ này có thể giúp bạn tối ưu hóa việc triển khai thiết bị.
Người xem danh sách ròng
Người xem netlist phần mềm ® Quartus® Prime cung cấp những cách mạnh mẽ để xem thiết kế của bạn ở các giai đoạn khác nhau. Thăm dò chéo có thể với các chế độ xem thiết kế khác: bạn có thể chọn một mục và làm nổi bật nó trong cửa sổ Trình lập kế hoạch chip và Thiết kế Trình xem tệp.
- Trình xem RTL cho thấy logic và kết nối được suy ra bởi bộ tổng hợp, sau khi xây dựng hệ thống phân cấp và các khối logic chính. Bạn có thể sử dụng Trình xem RTL để kiểm tra thiết kế của mình một cách trực quan trước khi mô phỏng hoặc các quy trình xác minh khác.
- Trình xem Bản đồ Công nghệ (Post-Mapping) có thể giúp bạn xác định vị trí các nút trong danh sách netlist của mình sau khi tổng hợp nhưng trước khi đặt và tuyến đường.
- Trình xem Bản đồ Công nghệ (Post-Fitting) hiển thị danh sách net sau khi địa điểm và tuyến đường. Điều này có thể khác với danh sách mạng sau bản đồ vì người trang bị có thể tối ưu hóa để đáp ứng các hạn chế trong quá trình tối ưu hóa vật lý.
Trình xem RTL hiển thị logic được suy ra bởi công cụ Tổng hợp sau khi xây dựng hệ thống phân cấp và các khối chức năng chính.
Trình xem Bản đồ Công nghệ hiển thị logic sau khi tổng hợp ("dạng xem bản đồ sau") hoặc sau khi đặt và định tuyến ("dạng xem bài phù hợp").
Netlist và Người xem máy trạng thái hữu hạn
Xem trình diễn phần mềm Quartus® Netlist Viewer và Finite State Machine Viewer trong các video dưới đây.
Người xem danh sách web chính ® ® Intel: Công cụ giúp phân tích và gỡ lỗi thiết kế của bạn (phần 1)
Intel® Quartus® Prime RTL Viewer và State Machine Viewer cung cấp những cách mạnh mẽ để xem kết quả tổng hợp ban đầu và được ánh xạ đầy đủ của bạn trong quá trình gỡ lỗi, tối ưu hóa và hạn chế nhập cảnh.
Người xem netlist chính ® ® Intel: Công cụ giúp phân tích và gỡ lỗi thiết kế của bạn (phần 2)
Intel® Quartus® Prime RTL Viewer và State Machine Viewer cung cấp những cách mạnh mẽ để xem kết quả tổng hợp ban đầu và được ánh xạ đầy đủ của bạn trong quá trình gỡ lỗi, tối ưu hóa và hạn chế nhập cảnh.
Tài nguyên người xem danh sách ròng
| Mô tả | Tài nguyên|
|---|---|
| Tối ưu hóa danh sách sách sách web thiết kế | Một phần trong Hướng dẫn sử dụng Phiên bản Tiêu chuẩn ® Intel® Quartus: Tối ưu hóa thiết kế, bao gồm việc sử dụng Người xem Netlist. |
Lập kế hoạch chip
Phân tích sơ đồ sàn thiết kế giúp đóng thời gian và đảm bảo hiệu suất tối ưu trong các thiết kế rất phức tạp. Trình lập kế hoạch chip trong phần mềm Intel® Quartus® Prime giúp bạn đóng thời gian nhanh chóng trên thiết kế của mình. Bạn có thể sử dụng Chip Planner cùng với Logic Lock Regions để biên dịch các thiết kế của bạn theo thứ bậc và hỗ trợ floorplanning. Ngoài ra, sử dụng phân vùng để bảo tồn vị trí và định tuyến kết quả từ các lần chạy biên soạn riêng lẻ.
Bạn có thể thực hiện phân tích thiết kế cũng như tạo và tối ưu hóa sơ đồ sàn thiết kế với Chip Planner. Để thực hiện các bài tập I/O, hãy sử dụng Ghim Planner.
Tài nguyên lập kế hoạch chip
| Mô tả | Kiểu | Tài nguyên |
|---|---|---|
| Phân tích và tối ưu hóa sơ đồ sàn thiết kế | Hướng dẫn sử dụng tối ưu hóa thiết kế: Intel® Quartus® Prime Pro Edition Chapter | Tài liệu chính cho Kế hoạch sàn thiết kế và chip planner |
| Video hướng dẫn lập kế hoạch chip (Phần 1 của 2) | E2E Video | Hướng dẫn lập kế hoạch chip: Đường dẫn thời gian tham chiếu chéo, Fan-in, Fan-out, Sự chậm trễ định tuyến và Vùng đồng hồ |
| Video hướng dẫn lập kế hoạch chip (Phần 2 của 2) | E2E Video | Hướng dẫn lập kế hoạch chip: Sử dụng định tuyến, Tìm kiếm yếu tố thiết kế và Khu vực khóa logic |
| Thực hiện thay đổi ECO bằng cách sử dụng Intel FPGA Quartus Chip Planner và Resource Property Editor (Phần 1 của 3) | E2E Video | Thực hiện thay đổi trễ, thay đổi kỹ thuật nhỏ (ECO) bằng cách sử dụng Chip Planner |
| Thực hiện thay đổi ECO bằng cách sử dụng Intel FPGA Quartus Chip Planner và Resource Property Editor (Phần 2 của 3) | E2E Video | Thực hiện các thay đổi ECO muộn, nhỏ bằng cách sử dụng Trình lập kế hoạch chip |
| Thực hiện thay đổi ECO bằng cách sử dụng Intel FPGA Quartus Chip Planner và Resource Property Editor (Phần 3 của 3) | E2E Video | Thực hiện các thay đổi ECO muộn, nhỏ bằng cách sử dụng Trình lập kế hoạch chip |
| Cách theo dõi định tuyến cục bộ của đồng hồ phục hồi CDR từ kênh thu phát đến chân I / O bằng cách sử dụng Bộ phân tích thời gian và Lập kế hoạch chip | E2E Video | Một ví dụ về cách sử dụng Trình lập kế hoạch chip với Bộ phân tích thời gian |
Thiết kế Space Explorer II
Thiết kế Space Explorer II (DSE) cho phép bạn khám phá nhiều thông số có sẵn để biên soạn thiết kế.
Bạn có thể sử dụng DSE để quản lý nhiều bản tổng hợp với các tham số khác nhau để tìm sự kết hợp tốt nhất của các tham số cho phép bạn đạt được thời gian đóng.
Thiết kế Tài nguyên Space Explorer II
| Mô tả | Tài nguyên|
|---|---|
| Tối ưu hóa với Thiết kế Space Explorer II | Hướng dẫn người dùng bắt đầu: Intel® Quartus® Prime Pro Edition |
| Ví dụ thiết kế Space Explorer (DSE) | Một ví dụ về khám phá không gian thiết kế |
| Sử dụng Thiết kế Space Explorer (ODSE) | Đào tạo trực tuyến miễn phí, 21 phút |
8. Gỡ lỗi trên chip
Tổng quan về gỡ lỗi trên chip
Khi FPGA tăng hiệu suất, kích thước và độ phức tạp, quá trình xác minh có thể trở thành một phần quan trọng của chu kỳ thiết kế FPGA. Để giảm bớt sự phức tạp của quá trình xác minh, Intel cung cấp một danh mục các công cụ gỡ lỗi trên chip. Các công cụ gỡ lỗi trên chip cho phép nắm bắt các nút bên trong theo thời gian thực trong thiết kế của bạn để giúp bạn xác minh thiết kế của mình một cách nhanh chóng mà không cần sử dụng thiết bị bên ngoài, chẳng hạn như máy phân tích logic băng ghế dự bị hoặc máy phân tích giao thức. Điều này có thể làm giảm số lượng chân cần thiết cho việc thăm dò tín hiệu cấp hội đồng quản trị. Để biết hướng dẫn về tất cả các công cụ trong danh mục đầu tư gỡ lỗi, hãy tham khảo phần Công cụ gỡ lỗi hệ thống trong Hướng dẫn người dùng Công cụ gỡ lỗi: Intel® Quartus® Prime Pro Edition.
- System Console - Sử dụng thông dịch viên Tcl, System Console trình bày giao diện có thể viết được giữa máy trạm và các thành phần Thiết kế nền tảng trên thiết bị của bạn.
- Bộ công cụ thu phát - Kiểm tra và điều chỉnh chất lượng tín hiệu liên kết thu phát
- Signal Tap Logic Analyzer - Sử dụng tài nguyên FPGA cục bộ để lấy mẫu các nút kiểm tra và xuất thông tin thông qua màn hình dạng sóng đồ họa trong phần mềm Intel Quartus Prime GUI
- Đầu dò tín hiệu - dần dần định tuyến tín hiệu bên trong đến chân I / O để theo dõi
- Giao diện logic analyzer - Multiplex một tập hợp các tín hiệu cho một số lượng nhỏ các chân I / O dự phòng để theo dõi
- Nguồn và Đầu dò trong hệ thống - Giá trị logic ổ đĩa và mẫu bằng JTAG
- Trình chỉnh sửa nội dung bộ nhớ trong hệ thống - Hiển thị và chỉnh sửa bộ nhớ trên chip
- Giao diện JTAG ảo - Cho phép liên lạc với giao diện JTAG
Gỡ lỗi bộ nhớ ngoài được tạo điều kiện bởi Bộ công cụ giao diện bộ nhớ extermal,được chi tiết trong Trung tâm hỗ trợ giao diện bộ nhớ ngoài.
Bộ công cụ thu phát cung cấp các cơ sở rộng rãi để xác minh chất lượng và hiệu suất tín hiệu thu phát. Để biết thêm thông tin về bộ công cụ này, hãy xem trang sản phẩm Bộ công cụ thu phát.
Ví dụ gỡ lỗi trên chip
Ví dụ thiết kế gỡ lỗi trên chip
Dưới đây là một số ví dụ để giúp bạn tận dụng các tính năng có sẵn cho các tình huống gỡ lỗi phổ biến.
- SignalTap II Logic Analyzer State-Based Triggering Flow Design Examples ›
- Ví dụ về nguồn và đầu dò trong hệ thống ›
- Bộ công cụ thu phát Ví dụ cho các thiết bị GX / GT ® Stratix® V, Arria® V GX / GT, Cyclone® V GX / GT và Stratix® IV Thiết bị GX / GT ›
- Ví dụ thiết kế System Console (.qar Quartus® định dạng lưu trữ phần mềm)
Gỡ lỗi on-chip - Các khóa đào tạo
Các khóa đào tạo gỡ lỗi on-chip
| Số khóa học | loại | thời gian | khóahọc |
|---|---|---|---|
| SignalTap II Logic Analyzer: Giới thiệu và Bắt đầu | 35 phút | Trực tuyến, Miễn phí | ODSW1164 |
| SignalTap II Logic Analyzer: Điều kiện kích hoạt cơ bản và cấu hình | 28 phút | Trực tuyến, Miễn phí | ODSW1171 |
| SignalTap II Logic Analyzer: Kích hoạt các tùy chọn, biên soạn và lập trình thiết bị | 28 phút | Trực tuyến, Miễn phí | ODSW1172 |
| SignalTap II Logic Analyzer: Thu thập dữ liệu và các tính năng bổ sung | 30 phút | Trực tuyến, Miễn phí | ODSW1173 |
| Công cụ gỡ lỗi phần mềm ® Quartus | 8 giờ | Hướng dẫn viên | IDSW135 |
| Gỡ lỗi và giao tiếp với FPGA bằng cách sử dụng Megafunction JTAG ảo | 38 phút | Trực tuyến, Miễn phí | OVJTAG1110 |
| Gỡ lỗi liêm chính chuỗi JTAG | 32 phút | Trực tuyến, Miễn phí | ODJTAG1110 |
| Trên chip gỡ lỗi giao diện bộ nhớ IP trong Arria® 10 thiết bị | 32 phút | Trực tuyến, Miễn phí | OMEM1124 |
| Bảng điều khiển hệ thống | 29 phút | Trực tuyến, Miễn phí | OEMB1117 |
| Thiết kế hệ thống nâng cao sử dụng Qsys: Xác minh hệ thống với Bảng điều khiển hệ thống | 25 phút | Trực tuyến, Miễn phí | OAQSYSSYSCON |
Gỡ lỗi trên chip - Các tài nguyên khác
Gỡ lỗi trên chip - các tài nguyên khác
| Mô tả | Tài nguyên|
|---|---|
| Hướng dẫn sử dụng lõi IP® FPGA_virtual_jtag (PDF) ® Intel | Ip FPGA® ® FPGA_virtual_jtag Intel giao tiếp thông qua cổng JTAG, cho phép bạn phát triển các giải pháp gỡ lỗi tùy chỉnh. |
AN 323: Sử dụng Bộ phân tích logic nhúng SignalTap II trong hệ thống xây dựng SOPC (PDF) |
Sử dụng SignalTap để theo dõi các tín hiệu nằm bên trong một mô-đun hệ thống được tạo ra bởi Nhà thiết kế nền tảng. |
| AN 446: Gỡ lỗi hệ thống Nios® II với Máy phân tích logic SignalTap II (PDF) | Lưu ý ứng dụng này kiểm tra việc sử dụng plug-in Nios® II trong bộ phân tích logic Signal Tap và trình bày các khả năng, tùy chọn cấu hình và chế độ sử dụng cho plug-in. |
| AN 799: Gỡ lỗi nhanh chóng các thiết kế ® Arria® 10 của Intel bằng cách sử dụng đầu dò tín hiệu và tái bù đắp nhanh chóng | Truy cập các tín hiệu nội bộ với tác động tối thiểu đến thiết kế của bạn. |
Chủ đề Nâng cao
Luồng thiết kế dựa trên khối
Phần mềm thiết kế Intel® Quartus® Prime Pro Edition cung cấp các luồng thiết kế dựa trên khối. Có hai loại: Dòng tổng hợp và tái sử dụng khối thiết kế dựa trên khối gia tăng, cho phép nhóm phát triển đa dạng về mặt địa lý của bạn cộng tác trên một thiết kế.
Biên soạn dựa trên Khối gia tăng đang bảo tồn hoặc làm trống phân vùng trong một dự án. Điều này hoạt động với các phân vùng cốt lõi và không yêu cầu thêm các tệp hoặc quy hoạch sàn. Phân vùng có thể được làm trống, bảo quản tại Nguồn, Tổng hợp và Ảnh chụp nhanh cuối cùng.
Dòng chảy Design Block Reuse cho phép bạn sử dụng lại một khối thiết kế trong một dự án khác bằng cách tạo, bảo quản và xuất phân vùng. Với tính năng này, bạn có thể mong đợi một bàn tay sạch sẽ ra khỏi các mô-đun đóng thời gian đóng giữa các nhóm khác nhau.
Tài nguyên thiết kế dựa trên khối
- Phần Dòng chảy thiết kế dựa trên khối trong Hướng dẫn sử dụng Phiên bản Prime Pro ® Quartus®
- Hướng dẫn: Intel® FPGA Design Block Reuse Flow (Intel® Arria® 10 GX, Intel® Quartus® Phần mềm Prime v17.1) ›
- Tệp Thiết kế (.zip) ›
- Đào tạo: Tái sử dụng khối thiết kế (OBBDR100) ›
- Đào tạo: Biên soạn dựa trên khối gia tăng (Phần 1 của 3) (OIBBC100) ›
- Đào tạo: Biên soạn dựa trên khối gia tăng (Phần 2 của 3) (OIBBC101) ›
- Đào tạo: Biên soạn dựa trên khối gia tăng (Phần 3 của 3) (OIBBC102) ›
Recompile nhanh
Recompile nhanh cho phép tái sử dụng các kết quả tổng hợp và trang bị trước đó khi có thể và không xử lý lại các khối thiết kế không thay đổi. Recompile nhanh có thể làm giảm tổng thời gian biên soạn sau khi thực hiện các thay đổi thiết kế nhỏ. Rapid Recompile hỗ trợ các thay đổi ECO chức năng dựa trên HDL và cho phép bạn giảm thời gian biên dịch trong khi vẫn duy trì hiệu suất của logic không thay đổi.
Recompile nhanh chóng - Tài nguyên hỗ trợ
| Mô tả | Tài nguyên|
|---|---|
| Chạy Recompile nhanh | Phần Recompile nhanh trong tập 2 của Sổ tay Phiên bản Prime Pro ® ® |
| AN 799: Gỡ lỗi thiết kế ® Arria® 10 của Intel bằng cách sử dụng đầu dò tín hiệu và recompile nhanh (PDF) | Một ghi chú ứng dụng cho thấy làm thế nào Rapid Recompile làm giảm thời gian biên dịch cho những thay đổi nhỏ |
Cấu hình lại một phần
Cấu hình lại một phần (PR) cho phép bạn cấu hình lại một phần của FPGA một cách linh hoạt trong khi thiết kế FPGA còn lại tiếp tục hoạt động.
Bạn có thể tạo nhiều personas cho một khu vực của thiết bị của bạn, và cấu hình lại khu vực đó mà không ảnh hưởng đến các hoạt động trong các khu vực bên ngoài tính cách đó.
Để biết thêm thông tin về Cấu hình lại một phần, hãy xem trang Cấu hình lại một phần.
Kịch bản
Phần mềm Intel® Quartus® Prime và Quartus® II bao gồm hỗ trợ kịch bản toàn diện cho các dòng thiết kế script dòng lệnh và công cụ (Tcl). Các thực thi riêng biệt cho từng giai đoạn của luồng thiết kế phần mềm, chẳng hạn như tổng hợp, lắp ráp và phân tích thời gian, bao gồm các tùy chọn để tạo cài đặt chung và thực hiện các tác vụ chung. Giao diện lập trình ứng dụng kịch bản Tcl (API) bao gồm các lệnh bao gồm các chức năng từ cơ bản đến nâng cao.
Kịch bản dòng lệnh
Bạn có thể sử dụng intel® Quartus® Prime hoặc Quartus® II phần mềm command-lineables trong các tập tin hàng loạt, tập lệnh vỏ, makefiles, và các tập lệnh khác. Ví dụ: sử dụng lệnh sau để biên dịch một dự án hiện có:
$ quartus_sh --flow compile
Kịch bản Tcl
Sử dụng API Tcl cho bất kỳ tác vụ nào sau đây:
- Tạo và quản lý dự án
- Thực hiện nhiệm vụ
- Biên soạn thiết kế
- Trích xuất dữ liệu báo cáo
- Thực hiện phân tích thời gian
Bạn có thể bắt đầu với một số ví dụ trong trang web ví dụ Tcl phần mềm Quartus® II. Một số tài nguyên khác được liệt kê dưới đây.
Tài nguyên Kịch bản
| Mô tả | Tài nguyên|
|---|---|
| Hướng dẫn tham khảo kịch bản Quartus® II | Bao gồm cả quartus® phần mềm command-line executables và các gói Tcl và lệnh từ bên trong một quartus® vỏ phần mềm |
| Quartus® Prime Standard Edition Hướng dẫn tham khảo tệp cài đặt chuẩn | Bao gồm các thiết đặt tham số được tìm thấy trong Tệp Cài đặt phần mềm ® Quartus (.qsf). |
| Kịch bản Dòng Lệnh | Một phần của Hướng dẫn sử dụng Intel Quartus Prime Standard Edition. |
| Ví dụ quartus® II Tcl Ví dụ | Một trang web với một số ví dụ kịch bản Tcl hữu ích. |
| Kịch bản dòng lệnh (ODSW1197) | Đào tạo trực tuyến trình bày khả năng kịch bản dòng lệnh trong phần mềm ® Intel® Quartus (30 phút). |
| Giới thiệu về Tcl (ODSW1180) | Giới thiệu về cú pháp kịch bản Tcl. |
| Quartus® II Phần mềm Tcl Scripting (ODSW1190) | Khả năng viết kịch bản Tcl trong phần mềm Quartus® II. |
OpenCL và logo OpenCL là thương hiệu của Apple Inc. được sử dụng theo sự cho phép của Khronos.
Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.