Lõi Intel® FPGA IP JESD204B/JESD204C - Trung tâm hỗ trợ
Trung tâm hỗ trợ lõi JESD204B/C Intel® FPGA IP cung cấp thông tin về cách chọn, thiết kế và triển khai các liên kết JESD204B/C. Cũng có hướng dẫn về cách khởi động hệ thống của bạn và gỡ lỗi liên kết JESD204B/C. Trang này được sắp xếp thành các danh mục phù hợp với dòng thiết kế hệ thống JESD204B/C từ đầu đến cuối.
Nhận tài nguyên hỗ trợ Intel Agilex® các thiết bị Intel® Stratix® 7, Intel® Stratix® 10, Intel Arria® 10 và Intel Cyclone® 10 từ các trang bên dưới. Đối với các thiết bị khác, tìm kiếm từ các liên kết sau: Lưu trữ tài liệu, Các khóa đào tạo, Video và Webcast, Ví dụ thiết kế và Cơ sở kiến thức.
Bắt đầu
1. Lựa chọn thiết bị và IP
Tôi nên sử Intel® FPGA gia đình nào?
Bảng 1 - Hiệu năng lõi Intel® FPGA IP JESD204B
Xung nhịp kết | nối tốc độ FPGA | tốc độ cáp quang | cấp thiết bị dòng | thiết bị fMAX (MHz) | |
---|---|---|---|---|---|
Bật PC cứng (Gbps) | Bật Máy tính mềm (Gbps) 1 | ||||
® Intel Agilex 7 (F-Tile) | 1 | -1 | Không được hỗ trợ | 2.0 đến 20.0 | data_rate/40 |
-2 | Không được hỗ trợ | 2.0 đến 19.2 | data_rate/40 | ||
2 | -2 | Không được hỗ trợ | 2.0 đến 19.2 | data_rate/40 | |
-3 | Không được hỗ trợ | 1,0 đến 16,7 | data_rate/40 | ||
3 | -3 | Không được hỗ trợ | 2.0 đến 16.7 | data_rate/40 | |
® Intel Agilex 7 (E-Tile) | 2 | -2 | Không được hỗ trợ | 2.0 đến 17.4 | data_rate/40 |
3 | -2 | Không được hỗ trợ | 2.0 đến 17.4 | data_rate/40 | |
-3 | Không được hỗ trợ | 2.0 đến 16.0 | data_rate/40 | ||
Intel® Stratix® 10 (L-Tile và H-Tile) | 1 | 1 | 2.0 đến 12.0 | 2.0 đến 16.02 | data_rate/40 |
2 | 2.0 đến 12.0 | 2.0 đến 14.0 | data_rate/40 | ||
2 | 1 | 2,0 đến 9,83 | 2.0 đến 16.02 | data_rate/40 | |
2 | 2,0 đến 9,83 | 2.0 đến 14.0 | data_rate/40 | ||
3 | 1 | 2,0 đến 9,83 | 2.0 đến 16.02 | data_rate/40 | |
2 | 2,0 đến 9,83 | 2.0 đến 14.0 | data_rate/40 | ||
3 | 2,0 đến 9,83 | 2.0 đến 13.0 | data_rate/40 | ||
Intel® Stratix® 10 (E-Tile) | 1 | 1 | Không được hỗ trợ | 2.0 đến 16.02 | data_rate/40 |
2 | Không được hỗ trợ | 2.0 đến 14.0 | data_rate/40 | ||
2 | 1 | Không được hỗ trợ | 2.0 đến 16.02 | data_rate/40 | |
2 | Không được hỗ trợ | 2.0 đến 14.0 | data_rate/40 | ||
3 | 3 | Không được hỗ trợ | 2.0 đến 13.0 | data_rate/40 | |
Intel® Arria® 10 | 1 | 1 | 2.0 đến 12.0 | 2.0 đến 15.0 2 3 | tốc độ dữ liệu/40 |
2 | 1 | 2.0 đến 12.0 | 2.0 đến 15.0 2 3 | tốc độ dữ liệu/40 | |
2 | 2,0 đến 9,83 | 2.0 đến 15.0 2 3 | tốc độ dữ liệu/40 | ||
3 | 1 | 2.0 đến 12.0 | 2.0 đến 14.2 2 4 | tốc độ dữ liệu/40 | |
2 | 2,0 đến 9,83 | 2,0 đến 14,2 2 5 | tốc độ dữ liệu/40 | ||
4 | 3 | 2,0 đến 8,83 | 2,0 đến 12,56 | tốc độ dữ liệu/40 | |
Intel® Cyclone® 10 GX | <Ay hỗ trợ cấp tốc độ> | <Ay hỗ trợ cấp tốc độ> | 2,0 đến 6,25 | 2,0 đến 6,25 | tốc độ dữ liệu/40 |
Bảng 2 - Hiệu năng lõi của Intel® FPGA IP JESD204C
Xung nhịp kết | nối tốc độ FPGA | tốc độ cáp quang | cấp thiết bị dòng | thiết bị fMAX (MHz) | |
---|---|---|---|---|---|
Bật PC cứng (Gbps) | Bật Máy tính mềm (Gbps) | ||||
® Intel Agilex 7 (F-Tile) | 1 | -1 | Không được hỗ trợ | 5 đến 32.44032 | data_rate/40 |
-2 | Không được hỗ trợ | 5 đến 32.44032* | data_rate/40 | ||
2 | -1 | Không được hỗ trợ | 5 đến 28.8948* | data_rate/40 | |
-2 | Không được hỗ trợ | 5 đến 28.8948* | data_rate/40 | ||
-3 | Không được hỗ trợ | 5 đến 24.33024 | data_rate/40 | ||
3 | -3 | Không được hỗ trợ | 5 đến 17.4 | data_rate/40 | |
® Intel Agilex 7 (E-Tile) | 1 | -1 | Không được hỗ trợ | 5 đến 28.9 | data_rate/40 |
2 | -2 | Không được hỗ trợ | 5 đến 28.3 | data_rate/40 | |
-3 | Không được hỗ trợ | 5 đến 25.6 | data_rate/40 | ||
3 | -2 | Không được hỗ trợ | 5 đến 17.4 | data_rate/40 | |
-3 | Không được hỗ trợ | 5 đến 17.4 | data_rate/40 | ||
Intel® Stratix® 10 (E-Tile) | 1 | -1 | Không được hỗ trợ | 5 đến 28.9 | data_rate/40 |
-2 | Không được hỗ trợ | 5 đến 25.6 | data_rate/40 | ||
2 | -1 | Không được hỗ trợ | 5 đến 28.3 | data_rate/40 | |
-2 | Không được hỗ trợ | 5 đến 25.6 | data_rate/40 | ||
3 | -1 | Không được hỗ trợ | 5 đến 17.4 | data_rate/40 | |
-2 | Không được hỗ trợ | 5 đến 17.4 | data_rate/40 | ||
-3 | Không được hỗ trợ | 5 đến 17.4 | data_rate/40 |
1. Chọn Bật Máy tính mềm để đạt tốc độ dữ liệu tối đa. Đối với lõi TX IP, cho phép PCS mềm phải chịu thêm 3-8% việc sử dụng tài nguyên. Đối với lõi RX IP, việc cho phép PCS mềm phải chịu thêm 10-20% việc sử dụng tài nguyên.
2. Tham khảo Bảng dữ liệu thiết bị Intel Arria 10 và Intel Stratix 10 để biết tốc độ dữ liệu tối đa được hỗ trợ trên các cấp tốc độ thu phát và điều kiện vận hành nguồn bộ thu phát.
3. Khi sử dụng chế độ Soft PCS ở tốc độ 15,0 Gbps, biên thời gian rất hạn chế. Bạn nên kích hoạt nỗ lực phù hợp cao, đăng ký sao chép và đăng ký lại để cải thiện hiệu suất thời gian.
4. Đối với các thiết bị Intel Arria 10 GX 160, SX 160, GX 220 và SX 220, tốc độ dữ liệu được hỗ trợ lên đến 12,288 Gbps.
5. Đối với các thiết bị Intel Arria 10 GX 160, SX 160, GX 220 và SX 220, tốc độ dữ liệu được hỗ trợ là 11,0 Gbps.
6. Đối với các thiết bị Intel Arria 10 GX 160, SX 160, GX 220 và SX 220, tốc độ dữ liệu được hỗ trợ là 10,0 Gbps.
2. Dòng thiết kế và tích hợp IP
Tôi có thể tìm thông tin về tích hợp IP ở đâu?
thiết bị® Intel Agilex 7
- AN 901: Triển khai thiết kế liên kết kép bộ chuyển đổi analog-sang kỹ thuật số với IP Intel Agilex® 7 FPGA E-Tile JESD204C RX
- AN 967: Đồng bộ hóa nhiều thiết bị trong Hệ thống mảng pha kỹ thuật số
Intel® Stratix® 10 thiết bị
- AN804: Triển khai các thiết kế đa liên kết ADC được đồng bộ với Intel Stratix lõi IP 10 JESD204B RX
- AN804: Triển khai thiết kế đa liên kết ADC không đồng bộ với Intel Stratix lõi IP 10 JESD204B RX
® Intel Arria 10 thiết bị
- AN803: Triển khai các thiết kế đa liên kết ADC được đồng bộ với Intel Arria lõi IP Intel Arria 10 JESD204B RX
- AN803: Triển khai thiết kế đa liên kết ADC chưa đồng bộ với Intel Arria lõi IP 10 JESD204B RX
- AN 814: Intel Arria 10 Two x8-Lane JESD204B (Duplex) IP Cores Multi-Device Synchronization Reference Design
3. Thiết kế bo mạch và quản lý điện năng
Nguyên tắc kết nối chân
thiết bị® Intel Agilex 7
Intel® Stratix® 10 thiết bị
Intel® Arria® 10 thiết bị
Intel® Cyclone® 10 thiết bị
Đánh giá dạng biểu đồ
thiết bị® Intel Agilex 7
Intel Stratix 10 thiết bị
Intel Cyclone 10 thiết bị
Intel Arria 10 thiết bị
Nguyên tắc thiết kế bo mạch
- nguyên tắc thiết kế® toàn vẹn tín hiệu giao diện nối tiếp tốc độ cao Intel Agilex 7 thiết bị dòng thiết bị
- AN 886: Hướng dẫn Intel Agilex® thiết bị 7 phù hợp
- AN 766: Hướng dẫn thiết Intel® Stratix® 10, Hướng dẫn thiết kế bố trí giao diện tín hiệu tốc độ cao
- AN 613: Cân nhắc thiết kế PCB Stackup cho intel FPGAs
- AN 114: Nguyên tắc thiết kế bo mạch cho các Gói thiết bị có thể lập trình Intel®
- Các giải pháp Hướng dẫn Thiết kế Bo mạch
- Kiểm tra bố trí bo mạch
Quản lý điện năng
- Hướng dẫn sử dụng Quản® lý Nguồn điện Intel Agilex 7
- AN 910: Hướng Intel Agilex® thiết kế mạng phân phối nguồn 7 mạnh
- Công cụ ước tính công suất sớm (EPE) và Bộ phân tích công suất
- AN 750: Sử dụng công cụ Intel® FPGA PDN để tối ưu hóa thiết kế mạng phân phối năng lượng của bạn
- Hướng dẫn sử dụng Công cụ Mạng Cung cấp Năng lượng (PDN) Cụ thể cho Thiết bị 2.0
Quản lý nhiệt điện
thiết bị® Intel Agilex 7
Intel® Stratix® 10 thiết bị
Trình tự nguồn điện
® Intel Agilex 7, Intel® Stratix® 10, Intel® Cyclone® 10 và Intel® Arria® 10
4. Kiểm tra khả năng tương tác và tiêu chuẩn
Báo cáo thanh toán phần cứng Intel FPGA IP JESD204B
thiết bị® Intel Agilex 7
- AN 976: JESD204C Intel® FPGA IP và ADI AD9081 MxFE* DAC Báo cáo khả năng tương tác cho Intel Agilex® 7 thiết bị F-Tile
- AN 876: JESD204C Intel® FPGA IP và ADI AD9081 MxFE* ADC Interoperability Report cho Intel® Agilex™ thiết bị F-Tile
- AN 960: JESD204C Intel® FPGA IP và ADI AD9081 MxFE* ADC Interoperability Report cho Intel Agilex® 7 E-Tile
Intel® Stratix® 10 thiết bị
JESD204B
- AN 905: JeSD204B Intel® FPGA IP khả năng tương tác ADI AD9213 cho Intel Stratix® 10 thiết bị
- AN 915: Báo cáo tương tác giữa JESD204B Intel® FPGA IP và ADI AD9208 cho Intel Stratix® 10 thiết bị E-Tile
- AN 890: JESD204B Intel® FPGA IP khả năng tương tác ADI AD9174 cho thiết bị Intel Stratix® 10 L-Tile
- AN 823: Intel FPGA lõi IP JESD204B và Báo cáo thanh toán phần cứng ADI AD9625 cho Intel Stratix 10 thiết bị
- AN 832: Intel FPGA lõi IP JESD204B và Báo cáo thanh toán phần cứng ADI AD9208 cho Intel Stratix 10
- AN 833: Thiết kế tham chiếu liên tác Intel® Stratix 10® GX 16-Lane RX JESD204B-ADC12DJ3200
JESD204C
- AN 909: Báo cáo khả năng tương tác của JESD204C Intel® FPGA IP và TI ADC12DJ5200RF cho Intel® Stratix® 10
- AN 916: JESD204C Intel® FPGA IP và ADI AD9081/AD9082 MxFE* Báo cáo khả năng tương tác cho Intel® Stratix® 10 thiết bị E-Tile
- AN 927: JESD204C Intel® FPGA IP và ADI AD9081 MxFE* ADC Interoperability Report cho Intel® Stratix® 10 E-Tile Devices
- AN 949: JESD204C Intel® FPGA IP và ADI AD9081 MxFE* DAC Interoperability Report cho Intel® Stratix® 10 E-Tile Devices
Intel® Arria® 10 thiết bị
- AN 710: Intel FPGA năng MegaCore JESD204B và Báo cáo thanh toán phần cứng ADI AD9680
- AN 712: Intel FPGA năng MegaCore JESD204B và Báo cáo thanh toán phần cứng ADI AD9625
- AN 749: Intel FPGA lõi IP JESD204B và Báo cáo thanh toán phần cứng ADI AD9144
- AN 753: Intel FPGA lõi IP JESD204B và Báo cáo thanh toán phần cứng ADI AD6676
- AN 779: Intel FPGA lõi IP JESD204B và Báo cáo thanh toán phần cứng ADI AD9691
- AN 785: Intel FPGA lõi IP JESD204B và Báo cáo thanh toán phần cứng ADI AD9162
- AN 792: Intel FPGA lõi IP JESD204B và Báo cáo thanh toán phần cứng ADI AD9371
- AN 810: Intel FPGA lõi IP JESD204B và Báo cáo thanh toán phần cứng ADI AD9208
5. Ví dụ thiết kế và thiết kế tham khảo
Bảng -3: Tài nguyên JESD204B/C hợp nhất
6. Các khóa đào tạo và video
Intel® FPGA Technical Training
Tiêu đề video |
Mô tả |
---|---|
Khóa học trực tuyến này cung cấp tổng quan rộng về lõi Intel FPGA IP JESD204B. Để hiểu rõ hơn về tất cả các điều khoản và khái niệm được sử dụng trong khóa học, chúng tôi bắt đầu bằng cuộc thảo luận về các phần liên quan của đặc điểm kỹ thuật giao diện JESD204B và sau đó trình bày một số tính năng quan trọng của lõi JESD204B Intel FPGA IP. Cuối cùng, một luồng dữ liệu của hệ thống được sử dụng để mô tả các chi tiết chức năng của lõi. |
Intel® FPGA video nhanh
Tiêu đề video |
Mô tả |
---|---|
Intel® Agilex™ 7 FPGA F-Tile JESD204C Demo Video | Các tiêu chuẩn JESD204B/C đã được hỗ trợ trên nhiều thế hệ máy chủ Intel® FPGAs. Xem bản mô tả này về cách JESD204C hoạt động trên Intel® Agilex™ 7 FPGA. |
Tìm hiểu về khả năng tương tác của lõi Intel FPGA IP JESD204B trên Intel® Arria® 10 FPGA với bộ chuyển đổi AD9144 từ Analog Devices Inc. (ADI). |
|
Cách liên tác ADI AD9680 với lõi INTEL® FPGA JESD204B trên Stratix® V FPGA |
Nhận hướng dẫn từng bước về cách thiết lập phần cứng, định cấu hình bộ chuyển đổi analog-sang kỹ thuật số và định cấu hình lõi JESD204B Intel FPGA IP. |
Cách liên tác ADI AD9680 với Intel® FPGA IP JESD204B trên Stratix V |
Nhận hướng dẫn từng bước về cách thiết lập phần cứng, định cấu hình bộ chuyển đổi analog-sang kỹ thuật số và định cấu hình lõi JESD204B Intel FPGA IP. |
Cách liên tác TI DAC37J84 với Intel® FPGA MegaCore JESD204B trên Stratix V FPGA |
Tìm hiểu về khả năng tương tác của lõi Intel FPGA IP JESD204B trên Stratix® V FPGA với bộ chuyển đổi DAC37J84 từ Texas Instruments. |
Tìm hiểu về tiêu chuẩn JESD204B và giải pháp Intel FPGA IP JESD204B. Tìm hiểu cách bạn có thể dễ dàng tạo một ví dụ thiết kế hoạt động trên phần cứng. |
|
Tìm hiểu về khả năng tương tác của lõi Intel FPGA IP JESD204B trên Arria V FPGA với bộ chuyển đổi DAC37J84 từ Texas Instruments. |
7. Gỡ lỗi
Ghi chú phát hành lõi sở hữu trí tuệ (IP)
Tài nguyên bổ sung
® Intel Agilex 7, Intel® Stratix® 10, Intel® Arria® 10 và Intel® Cyclone® 10
Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.