Với lệnh Synopsys® Design Constraint (SDC) set_multicycle_path, bạn có thể chỉ định số chu kỳ đồng hồ cho phép, đối với điểm đến hoặc đồng hồ nguồn, để dữ liệu truyền bá giữa thanh ghi nguồn và điểm đến. Điều này hữu ích trong kịch bản được hiển thị trong Hình 1.
Hình 1 cho thấy một mạch đơn giản trong đó cần đa vòng 2 cho đăng ký đích reg2. Đăng ký reg2 nên chốt dữ liệu đó mỗi chu kỳ đồng hồ thứ hai.
Các lệnh SDC dưới đây làm hạn chế đồng hồ trong mạch trên.
#Constrain the base clock
create_clock -period 10.000 [get_ports clk_in]
#Constrain the PLL output clock
create_generated_clock -source inst|inclk[0] -multiply_by 2 \
-name inst|clk[1] inst|clk[1]
#Constrain the input and output ports
set_input_delay -clock clk_in 1.2 [get_ports data_in]
set_input_delay -clock clk_in 1.5 [get_ports async_rst]
set_output_delay -clock clk_in 2 [get_ports data_out]
#Apply a multicycle of 2 to registers reg1 and reg2
#By default the multicycle is relative to the destination clock waveform
set_multicycle_path -setup -end -from [get_pins reg1|clk] -to [get_pins reg2|*] 2
Tải xuống ví dụ về multicycle_exception.qar.
Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel® Design Example.