Giao diện đầu vào đồng bộ nguồn bị hạn chế theo cách tương tự như giao diện đầu vào đồng bộ hệ thống. Bộ FPGA nhận một đồng hồ và sử dụng đồng hồ đó để chốt dữ liệu đầu vào. Trong một giao diện đồng bộ nguồn được căn chỉnh cạnh, quá trình chuyển đổi đồng hồ xảy ra đồng thời với quá trình chuyển đổi dữ liệu. Hình 1 hiển thị giao diện đầu vào đồng bộ nguồn mẫu.
Sử dụng các bước sau để hạn chế giao diện đầu vào đồng bộ nguồn căn chỉnh cạnh:
-
Tạo đồng hồ ảo, cơ bản và tạo ra
-
Thêm hạn chế độ trễ đầu vào
-
Thêm ngoại lệ đường dẫn sai để loại trừ các đường dẫn không hợp lệ khỏi phân tích và báo cáo thời gian
Để biết thêm chi tiết về bất kỳ bước nào trong số các bước này hoặc các tính toán và hạn chế được mô tả bên dưới, hãy tham khảo href="/literature/an/an433.pdf">AN 433: Hạn chế và Phân tích Giao diện đồng bộ nguồn (PDF).
Đồng hồ
Một đồng hồ ảo sẽ mô hình đồng hồ trong thiết bị bên ngoài để điều khiển các thanh ghi dữ liệu truyền dữ liệu đến FPGA.
Cần có đồng hồ cơ sở trên cổng đầu vào của thiết bị FPGA. Đồng hồ cơ sở mô tả các đặc điểm của đồng hồ ở đầu vào đồng hồ của FPGA.
Cần có xung nhịp được tạo trên tất cả đầu ra vòng lặp khóa pha (PLL). Trong giao diện đầu vào đồng bộ nguồn được căn chỉnh cạnh, PLL phải thay đổi pha đồng hồ nhận bằng 90 độ để đáp ứng các yêu cầu thời gian nội bộ của thanh ghi thu thập dữ liệu.
Hạn chế độ trễ đầu vào
Bạn có thể sử dụng đặc điểm kỹ thuật nghiêng tối đa để tính giá trị độ trễ đầu vào. Đặc điểm kỹ thuật nghiêng tối đa cho biết sự thay đổi thời gian cho phép đối với các bit riêng lẻ của bus dữ liệu đến FPGA.
Giá trị của độ trễ tối đa đầu vào là giá trị nghiêng tối đa.
Giá trị của độ trễ tối thiểu đầu vào là giá trị nghiêng tối đa.
Ngoại lệ Đường dẫn Sai
Trong ví dụ căn chỉnh cạnh này, dữ liệu được chuyển giao khi quá trình chuyển tiếp đồng hồ nguồn tăng và giảm rơi và điểm đến. Sử dụng ngoại lệ đường dẫn sai để cắt giảm quá trình chuyển đổi đồng hồ tăng rơi và giảm nhiệt, vì dữ liệu không được chuyển giao trên các chuyển đổi đồng hồ ngược biên.
Tệp SDC Mẫu
# Tạo đồng hồ ảo để mô tả đồng hồ dữ liệu trong # Thiết bị ngoài create_clock tên virt_clk -period 10 # Tạo đồng hồ cơ sở trên cổng đầu vào của FPGA, với khoảng thời gian create_clock -name input_clock -period 10 [get_ports clk_in] # Tạo đồng hồ được tạo trên đầu ra PLL create_generated_clock -name data_clock -source [get_pins pll|inclk[0]] \ -phase 90 [get_pins pll|clk[0]] # Thêm tối đa và hạn chế độ trễ đầu vào tối thiểu # giả định yêu cầu nghiêng là +/- 250ps # Sử dụng số lần điều chỉnh cho các giá trị độ trễ đầu vào được liệt kê ở trên set_input_delay -max -clock virt_clk 0,250 [get_ports data_in*] set_input_delay -min -clock virt_clk -0.. 250 [get_ports data_in*] set_input_delay -max -clock virt_clk -clock_fall \ 0,250 [get_ports data_in*] -thêm set_input_delay -min -clock virt_clk -clock_fall \ -0,250 [get_ports data_in*] -thêm # Thêm ngoại lệ đường dẫn sai cho truyền qua đồng hồ set_false_path -setup -end -rise_from [get_clocks virt_clk] \ -fall_to [get_clocks data_clock] set_false_path -setup -end -fall_from [get_clocks virt_clk] \ -rise_to [get_clocks data_clock] set_false_path -hold -end -rise_from [get_clocks virt_clk] \ -rise_to [get_clocks data_clock] set_false_path -hold -end -fall_from [get_clocks virt_clk] \ -fall_to [get_clocks data_clock]