VHDL: Bộ tích lũy nhân có chữ ký

author-image

Bởi

Ví dụ này mô tả thiết kế bộ tích lũy nhân ký 8 bit với các cổng I/O đã đăng ký và đầu vào tải đồng bộ trong VHDL. Các công cụ tổng hợp có thể phát hiện các thiết kế tích lũy nhân trong mã HDL và tự động suy ra siêu chức năng altmult_accum hoặc ánh xạ logic sang các khối DSP trong kiến trúc thiết bị mục tiêu.

Hình 1. Biểu đồ cấp cao nhất của bộ tích lũy nhân đã ký.

Tải xuống các tệp được sử dụng trong ví dụ này:

Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel® Design Example.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.