Ví dụ này mô tả thiết kế bộ tích lũy nhân ký 8 bit với các cổng I/O đã đăng ký và đầu vào tải đồng bộ trong VHDL. Các công cụ tổng hợp có thể phát hiện các thiết kế tích lũy nhân trong mã HDL và tự động suy ra siêu chức năng altmult_accum hoặc ánh xạ logic sang các khối DSP trong kiến trúc thiết bị mục tiêu.
Tải xuống các tệp được sử dụng trong ví dụ này:
Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel® Design Example.
Bảng 1. Danh sách cổng tích lũy nhân có chữ ký
Mô tả loại | tên | cổng |
---|---|---|
a[7:0], b[7:0] | Nhập | Đầu vào dữ liệu đã đăng ký 8 bit |
Clk | Nhập | Đầu vào đồng hồ |
sload | Nhập | Đầu vào tải đồng bộ |
accum_out[15:0] | Ra | Đầu ra 16 bit |