Ví dụ này mô tả thiết kế RAM đồng bộ đồng bộ 64 bit x 8 bit với địa chỉ đọc và ghi riêng biệt trong VHDL. Các công cụ tổng hợp có thể phát hiện các thiết kế RAM trong mã HDL và tự động suy ra các siêu năng lực altsyncram hoặc altdpram tùy thuộc vào kiến trúc thiết bị mục tiêu.
Tải xuống các tệp được sử dụng trong ví dụ này:
Việc sử dụng thiết kế này được điều chỉnh và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu thiết kế Intel®.
Bảng 1. Danh sách cổng RAM đồng bộ kép
Tên cổng |
Loại |
Mô tả |
|---|---|---|
dữ liệu[7:0] |
Nhập |
Đầu vào dữ liệu 8 bit |
raddr[5:0] |
Nhập |
Nhập địa chỉ đọc 6 bit |
waddr[5:0] |
Nhập |
Nhập địa chỉ ghi 6 bit |
Chúng tôi |
Nhập |
Bật ghi |
rclk |
Nhập |
Đồng hồ đọc |
wclk |
Nhập |
Đồng hồ ghi |
q[7:0] |
Ra |
Đầu ra dữ liệu 8 bit |