Ví dụ này mô tả thiết kế bộ tích lũy nhân chưa được ký 8 bit với các cổng I/O đã đăng ký và tải đồng bộ trong Verilog HDL. Các công cụ tổng hợp có thể phát hiện các thiết kế tích lũy nhân trong mã HDL và tự động suy luận về altmult_accum năng suất cao hơn để mang lại kết quả tối ưu.
Tải xuống các tệp được sử dụng trong ví dụ này:
Việc sử dụng thiết kế này được điều chỉnh và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel®.
Bảng 1. Danh sách cổng tích lũy hệ số nhân chưa được ký
| Mô tả loại | tên | cổng |
|---|---|---|
dataa[7:0], datab[7:0] |
Nhập | Đầu vào dữ liệu 8 bit |
| Clk | Nhập | Đầu vào đồng hồ |
| aclr | Nhập | Đầu vào rõ ràng không đồng bộ |
| clken | Nhập | Đầu vào bật đồng hồ |
| sload | Nhập | Đầu vào tải đồng bộ |
| adder_out[15:0] | Ra | Đầu ra dữ liệu 16 bit |