Ví dụ này mô tả một cây bổ trợ khủng bố được tham số hóa trong Verilog HDL. Đối với các thiết bị chứa bảng tra cứu lớn như các cấu trúc logic kết hợp trong yếu tố logic (LE) như Stratix® II, việc cấu trúc cây bổ sung như cây bổ trợ thứ ba có thể mang lại sự cải thiện đáng kể hiệu suất.
Tải xuống các tệp được sử dụng trong ví dụ này:
Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel® Design Example.
Bảng 1. Danh sách Cổng Ternary Adder Tree
| Mô tả loại | tên | cổng |
|---|---|---|
| A, B, C, D, E | Nhập | Đầu vào tham số hóa cho cây bổ trợ |
| CLK | Nhập | Đồng hồ |
| RA | Ra | Đầu ra tham số của cây bổ trợ |