Ví dụ này mô tả thiết kế RAM đồng bộ đồng bộ 64 bit x 8 bit với các địa chỉ đọc và ghi khác nhau trong Verilog HDL. Các công cụ tổng hợp có thể phát hiện các thiết kế RAM đồng bộ đồng bộ trong mã HDL và tự động suy luận siêu năng lực altsyncram hoặc altdpram, tùy thuộc vào kiến trúc của thiết bị mục tiêu.
Tải xuống các tệp được sử dụng trong ví dụ này:
Việc sử dụng thiết kế này được điều chỉnh và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel®.
Bảng 1. Danh sách cổng RAM đồng bộ một đồng hồ
Mô tả loại | tên | cổng |
---|---|---|
dữ liệu[7:0] | Nhập | Đầu vào dữ liệu 8 bit |
read_addr[5:0] | Nhập | Nhập địa chỉ đọc 6 bit |
write_addr[5:0] | Nhập | Nhập địa chỉ ghi 6 bit |
Chúng tôi | Nhập | Ghi cho phép đầu vào |
Clk | Nhập | Đầu vào đồng hồ |
q[7:0] | Ra | Đầu ra dữ liệu 8 bit |