Verilog HDL: RAM đồng bộ một đồng hồ

author-image

Bởi

Ví dụ này mô tả thiết kế RAM đồng bộ đồng bộ 64 bit x 8 bit với các địa chỉ đọc và ghi khác nhau trong Verilog HDL. Các công cụ tổng hợp có thể phát hiện các thiết kế RAM đồng bộ đồng bộ trong mã HDL và tự động suy luận siêu năng lực altsyncram hoặc altdpram, tùy thuộc vào kiến trúc của thiết bị mục tiêu.

Hình 1. Biểu đồ cấp cao nhất của RAM đồng bộ.

Tải xuống các tệp được sử dụng trong ví dụ này:

Việc sử dụng thiết kế này được điều chỉnh và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel®.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.