Ví dụ này mô tả một cây trình bổ sung nhị phân 16 bit trong Verilog HDL. Đối với các thiết bị có bảng tra cứu 4 đầu vào trong các yếu tố logic (LEs), việc sử dụng cấu trúc cây bổ trợ nhị phân có thể cải thiện đáng kể hiệu suất.
Tải xuống các tệp được sử dụng trong ví dụ này:
Việc sử dụng thiết kế này được điều chỉnh và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel®.
Bảng 1 liệt kê các cổng trong thiết kế cây bổ trợ nhị phân.
Bảng 1. Danh sách cổng cây bổ sung nhị phân
Mô tả loại | tên | cổng |
---|---|---|
A[15:0], B[15:0], C[15:0], D[15:0], E[15:0] | Nhập | Đầu vào dữ liệu 16 bit |
Clk | Nhập | Đầu vào đồng hồ |
ra[15:0] | Ra | Đầu ra dữ liệu 16 bit |