Verilog HDL: Bộ đếm hành vi

author-image

Bởi

Ví dụ này mô tả bộ đếm có thể tải 8 bit với tính năng count enable. Cấu trúc luôn luôn, được đánh dấu bằng văn bản màu đỏ, mô tả cách bộ đếm hoạt động.

Để biết thêm thông tin về Verilog, hãy truy cập:

behav_counter.v

mô đun behav_counter(d, clk, rõ ràng, tải, up_down, qd);

Đầu vào

Tuyên   bố cổng [7:0] d;   clk đầu vào;
đầu vào   rõ ràng;
tải   đầu vào;
dữ   liệu đầu up_down;
đầu  ra [7:0] qd;

reg     [7:0] cnt;

luôn @ (posedge clk)
bắt
    đầu nếu (!clear)
        cnt <= 8'h00;
    khác nếu (tải)
        cnt <= d;
    khác nếu (up_down)
        cnt <= cnt + 1;
    cnt
        <= cnt - 1;
gán 
 
 
 qd = cnt;



nội bộ

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.