Ví dụ này mô tả thiết kế hai đầu vào, trình bổ sung 8 bit/phần phụ trong Verilog HDL. Đơn vị thiết kế tự động chuyển mạch giữa các hoạt động thêm và trừ với một cổng add_sub đầu vào.
Tải xuống các tệp được sử dụng trong ví dụ này:
Bảng 1. Danh sách cổng cộng/cổng trừ
| Mô tả loại | tên | cổng |
|---|---|---|
| dataa[7:0], datab[7:0] | Nhập | Đầu vào dữ liệu 8 bit |
| add_sub | Nhập | Cổng đầu vào để cho phép chuyển đổi động giữa các phép toán cộng và trừ |
| Clk | Nhập | Đầu vào đồng hồ |
| kết quả[8:0] | Ra | Đầu ra dữ liệu 8 bit và bit thực hiện/cải tiến đáng kể nhất (MSB) |