Thiết kế tham chiếu chip PHY trên chip ba cổng một cổng

Đề xuất cho

  • Thiết bị: Stratix® IV GX

  • Thiết bị: Arria® II GX

  • Quartus®: Không xác định

author-image

Bởi

Tổng quan

Thiết kế tham chiếu chip PHY trên chip ba cổng một cổng cung cấp một cách đơn giản và nhanh chóng để triển khai thiết kế dựa trên Ethernet của riêng bạn trong một hệ Intel® FPGA. Thiết kế tham khảo cũng quan sát lưu lượng mạng sống chảy qua một cáp Ethernet vòng lặp trở lại hoặc một bộ chuyển mạch Ethernet Gbps. Thiết kế này cũng giúp bạn xác minh hoạt động hệ thống dựa trên Ethernet của mình với chức năng Ethernet ba tốc độ đã được xác minh của Đại học Intel (UNH) và một thiết bị Ethernet PHY ngoài kệ chuẩn. Bạn có thể tận dụng thiết kế này để xây dựng hệ thống Ethernet của riêng bạn với rủi ro thấp và nỗ lực tối thiểu.

Thiết kế tham chiếu được xây dựng với Intel® Qsys sử dụng một phiên bản của chức năng Ethernet Tốc® độ gấp ba trong Stratix® IV GX hoặc Arria® II GX FPGA với chip Marvell 88E1111 PHY trên bo mạch. Thiết kế tham chiếu này chứng minh hoạt động của chức năng Ethernet MegaCore® tốc độ gấp ba lên đến hiệu suất tốc độ dây tối đa trong cấu hình phần cứng vòng lặp lại.

Tính năng

  • Yêu cầu phần cứng tối thiểu để kiểm tra hoàn chỉnh.
  • Triển khai một phiên bản của lõi sở hữu trí tuệ (IP) tốc độ Ethernet gấp ba và hỗ trợ các hoạt động Ethernet 10/1000/1000- megabit mỗi giây (Mbps) trong các chế độ sau:
    • Chế độ RGMII trên Arria® thiết kế II GX
    • Chế độ SGMII với tự động đàm phán trên Stratix® thiết kế IV GX
  • Hỗ trợ các tham số kiểm tra có thể lập trình như số lượng gói, chiều dài gói, địa chỉ kiểm soát truy cập phương tiện nguồn và điểm đến (MAC) và loại dữ liệu tải trọng.
  • Hỗ trợ thử nghiệm với các loạt ngẫu nhiên tuần tự, cho phép cấu hình của từng burst cho số lượng gói, loại dữ liệu tải trọng và kích thước khối lượng tải. Một bộ tạo trình tự nhị phân ngẫu nhiên ngẫu nhiên (PRBS) tạo ra loại dữ liệu tải trọng theo giá trị gia tăng cố định hoặc theo trình tự ngẫu nhiên.
  • Chứng minh việc truyền và lưu trữ các gói Ethernet thông qua đường dẫn loopback nội bộ ở tốc độ dữ liệu lý thuyết tối đa mà không có lỗi.
  • Bao gồm hỗ trợ thu thập thống kê thông lượng.
  • Hỗ trợ giao diện người dùng Bảng điều khiển Hệ thống. Giao diện người dùng này, dựa trên Tcl, cho phép bạn tự động cấu hình, gỡ lỗi và kiểm tra các thiết kế tham khảo.

Công nghệ Intel đã được chứng® minh

  • Stratix® IV GX FPGAs
  • Arria ii® GX FPGAs
  • Chức năng MegaCore Ethernet tốc độ gấp® ba
  • Nhà thiết kế nền tảng
  • Avalon® kết nối hệ thống

Hình 1. Thiết kế tham chiếu chip PHY trên chip ba cổng một cổng

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.