Ví dụ về FPGA cầu nối từ đầu đến HPS thực hiện các giao diện bộ nhớ được ánh xạ của hệ thống bộ xử lý cứng (HPS) tiếp xúc với kiến trúc FPGA cứng. Thiết kế này thực hiện các bài kiểm tra bộ nhớ bằng cách viết và đọc bộ nhớ HPS bằng cách sử dụng các cổng HPS khác nhau và đo hiệu suất của các chuyển động dữ liệu.
Thiết kế được cung cấp cho các bộ phát triển sau:
Thiết kế được biên dịch bằng các công cụ sau:
- phần mềm Intel® Quartus® Prime v16.0
- Intel® SoC FPGA thiết kế nhúng (EDS) v16.0
Thiết kế này sử dụng một cặp SGDM mô-đun và bộ kiểm tra mẫu và bộ kiểm tra mô-đun chuỗi nhị phân (PRBS) để di chuyển dữ liệu giữa cấu trúc FPGA và bộ điều khiển HPS SDRAM và kiểm tra tính toàn vẹn của dữ liệu. Thiết kế này tập hợp FPGA cầu nối từ sang-HPS để thực hiện các truy cập có thể đệm ẩn và không thể cache được vào SDRAM. Thiết kế cũng thực hiện các giao diện FPGA-sang-SDRAM, cho phép FPGA truy cập trực tiếp vào HPS SDRAM mà không cần truyền dữ liệu thông qua cổng kết nối liên kết hoặc bộ nhớ bảo vệ HPS L3 (MPU).
Thông số kỹ thuật thiết kế phần cứng
- Arria® 10 HPS
- 1GB DDR4-SDRAM
- Hệ thống con truy cập bộ nhớ trực tiếp (DMA)
- mSGDMA
- Trình kiểm tra mẫu PRBS (sở hữu trí tuệ tùy chỉnh (IP) được cung cấp với thiết kế này)
- Bộ tạo mẫu PRBS (IP tùy chỉnh được cung cấp với thiết kế này)
Sử dụng ví dụ thiết kế này
Tải xuống mẫu Arria® thiết kế FPGA cầu FPGA HPS từ 10 trở xuống (tệp.zip)
Tải xuống mẫu Arria thiết kế FPGA từ sang-HPS Bridges trong tập tin readme (tệp.txt)
Tải xuống ví Cyclone V FPGA thiết kế Cầu nối-sang-HPS (tệp.zip)
Tải xuống ví Cyclone thiết kế FPGA V-to-HPS Bridges (tệp.txt)
Việc sử dụng thiết kế này được điều chỉnh và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép thiết kế tham chiếu phần cứng.
Tệp .zip chứa tất cả các tệp phần cứng và phần mềm cần thiết để tái tạo ví dụ cũng như tệp readme.txt. Tệp readme.txt chứa hướng dẫn xây dựng lại thiết kế.