Ví dụ thiết kế đa bộ xử lý Nios® II

Được đề xuất cho:

  • Thiết bị: Cyclone® III

  • Quartus®: Chưa biết

author-image

Bởi

Ví dụ Nios II thiết kế đa bộ xử lý chứng minh việc sử dụng nhiều bộ xử lý Nios II trong một Intel® FPGA. Mặc dù ví dụ này chủ yếu nhằm thể hiện một hệ thống phần cứng phân cấp được xây dựng đúng cách, nó cũng chứa phần mềm để thực hiện các khả năng điều phối giữa các bộ xử lý của hệ thống.

Ví dụ này thực hiện vấn đề đồng bộ hóa "triết lý ăn uống" cổ điển. Hãy tưởng tượng năm nhà triết học ngồi tại một bàn tròn. Một chopthernet duy nhất được định vị giữa mỗi nhà triết học. Mỗi nhà triết lý cố gắng trước tiên nắm lấy chopo chopo sang bên trái của mình, và sau đó chặt vào bên phải. Nếu có được cả hai nghẹt lẫn nhau, nhà triết học có thể ăn. Sau một sự chậm trễ nhỏ đại diện cho thời gian sụt giảm, mỗi nhà triết học đều thả cả hai nghẹt mũi, làm cho chúng có sẵn cho các triết lý lân cận của mình. Sau một độ trễ nhỏ khác, đại diện cho thời gian suy nghĩ, chu kỳ lặp lại. Để ngăn chặn sự bế tắc, nếu bất kỳ nhà triết học nào không thể nắm lấy chopụ phù hợp ngay sau khi vắt lấy choplock bên trái, anh ta phải thả choplock trái và thử lại sau.

Được tạo ra với Qsys, thiết kế phần cứng phân cấp dành năm bộ xử lý để triển khai mỗi năm triết lý ăn uống và năm mutexes phần cứng để triển khai mỗi năm chop chú giải. Bộ xử lý Nios II vi xử lý thứ sáu và RAM trên chip nằm ở cấp cao nhất, cùng với JTAG UART và bộ định giờ. Mỗi trong năm hệ thống con chia sẻ RAM trên chip cấp cao nhất và chứa một bộ xử lý Nios II, JTAG UART, bộ định giờ và mutex, một thiết bị ngoại vi phần cứng cung cấp cho bộ xử lý sự phối hợp độc quyền lẫn nhau. Các cầu nối đường ống Avalon® Memory-Mapped (Avalon-MM) cho phép giao tiếp giữa các hệ thống con và các thành phần cấp cao nhất, và giữa bộ xử lý và các mutexes nằm trong các hệ thống con liền kề logic được kết nối trong một vòng.

Phần mềm dining_philosophers.c chạy trên mỗi năm bộ xử lý hệ thống con, thực hiện các quy trình thu mua và phát hành tư duy, sinh hoạt và phát hành. Bộ xử lý cấp cao nhất thực thi philosophers_monitor.c,chấp nhận các lệnh số để có được bất kỳ mutex nào. Điều này ngăn cả hai bộ xử lý "triết lý" liền kề logic từ việc phát hành cho đến khi mutex "choptex" được phát hành.

Thông số kỹ thuật thiết kế phần cứng

  • Hỗ trợ bo mạch
    • Bo mạch Cyclone® III 3C120 FPGA hành
  • lõi bộ xử lý Nios II/f, hỗ trợ gỡ lỗi, với bộ nhớ đệm hướng dẫn 4 KB và bộ nhớ đệm dữ liệu 2 KB: 6
  • Bộ thời gian hệ thống: 6
  • RAM trên chip: 64 KB
  • Thiết bị ngoại vi JTAG UART: 6
  • Thiết bị ngoại vi Mutex: 5
  • Thiết bị ngoại vi ID hệ thống: 1

Ví dụ thiết kế này dựa trên hệ thống được xây dựng trong Hướng dẫn Tạo đa bộ xử lý Nios II hệ thống (PDF). Để biết thông tin chi tiết về việc triển Nios II hệ thống đa bộ xử lý, vui lòng tham khảo hướng dẫn nêu trên.

Sơ đồ khối

Hình 1. Sơ đồ khối Nios II xử lý hệ thống phân cấp

Tải xuống tệp được sử dụng trong ví dụ này:

Tệp .zip chứa tất cả các tệp phần cứng và phần mềm cần thiết để tái tạo ví dụ này, cũng như tệp readme.txt.

Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu thiết kế Intel.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.