Nios® II mẫu thiết kế tăng tốc CRC

author-image

Bởi

Tổng quan

Thuật toán kiểm tra dự phòng theo chu kỳ (CRC) phát hiện sự gián đoạn dữ liệu trong quá trình truyền và phát hiện tỷ lệ lỗi cao hơn so với tổng kiểm tra đơn giản. Tính toán CRC bao gồm một thuật toán cntt liên quan đến XR và các dịch chuyển thực thi nhanh hơn nhiều trong phần cứng so với phần mềm. Thiết kế này sử dụng tiêu chuẩn CRC-32. Nó được triển khai như một thành phần tùy chỉnh cùng với bộ xử lý Nios II nhúng. Thiết kế đạt được thông lượng hơn 5 Gbps, thể hiện mức độ cải thiện hiệu suất có thể đạt được bằng cách thực hiện chức năng trong phần cứng.

Tính năng

  • Hỗ trợ bất kỳ thuật toán CRC nào trong khoảng 1-128 bit
  • Thông lượng thành phần CRC là 32 bit mỗi MHz
  • Đường dẫn dữ liệu 8-, 16-, 24-, và 32-bit
  • Cải thiện tốc độ lên đến 2000 lần so với triển khai chỉ sử dụng phần mềm
  • Hiệu năng ghi 0 độ trễ thấp và độ trễ đọc 1 chu kỳ
  • Hai thiết kế ví dụ nhắm Stratix® ii và Cyclone® II FPGAs

Sơ đồ khối

Hình 1 cho thấy biểu đồ Avalon® khối thành phần CRC cụ thể.

Hình 1. Avalon biểu đồ khối thành phần CRC.

Lưu ý:

  1. Đường dẫn dữ liệu = crc_width.

Sử dụng ví dụ thiết kế này

Tải xuống Thiết kế Mẫu CRC (tệp.zip)

Việc sử dụng thiết kế này được điều chỉnh bởi và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel®.

Tệp .zip chứa tất cả các tệp phần cứng và phần mềm cần thiết để tái tạo ví dụ cũng như tệp readme.txt. Tệp readme.txt chứa hướng dẫn xây dựng lại thiết kế.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.