Bộ lọc phản hồi xung hữu hạn (FIR) là một thuật toán phổ biến được sử dụng trong các hệ thống xử lý tín hiệu kỹ thuật số (DSP). Trong ví dụ này, bộ lọc FIR đã được tích hợp vào một thành phần Bộ dựng SOPC duy nhất chứa máy chủ đọc và ghi Avalon® Bộ nhớ được ánh xạ (Avalon-MM). Máy chủ đọc chịu trách nhiệm cung cấp bộ lọc với dữ liệu đầu vào, trong khi máy chủ ghi chịu trách nhiệm ghi phản hồi bộ lọc trở lại bộ nhớ. Kể từ khi bộ lọc đã Avalon năng lưu trữ, bạn không cần sử dụng một công cụ truy cập bộ nhớ trực tiếp (DMA) riêng biệt để hoàn thành hoạt động của bộ lọc.
Khi một bộ lọc được triển khai trong phần mềm, nó yêu cầu nhiều chu kỳ đồng hồ để hoàn thành việc tính toán một đầu ra duy nhất. Sử dụng FPGA, tất cả các hoạt động này có thể xảy ra đồng thời với tối đa một đầu ra được tính mỗi chu kỳ đồng hồ. Bạn có thể triển khai các thuật toán phức tạp tính toán trong phần cứng để:
- Tăng hiệu năng tổng thể của hệ thống
- Giảm tải bộ xử Nios® II nhúng để nó có thể thực hiện các tác vụ khác
- Giảm tần số thiết kế tổng thể để giảm mức tiêu thụ điện năng
Để biên dịch phần mềm, bạn phải cài đặt Bộ Nios II thiết kế nhúng (EDS). Bạn có thể tải xuống miễn phí.
Mặc dù thiết kế này thực hiện các hoạt động lọc, bạn cũng có thể sử dụng lại bộ tăng tốc để biến đổi dữ liệu của riêng bạn. Đơn giản chỉ cần xóa khối chuyển đổi chứa bộ lọc FIR và thay thế nó bằng logic tùy chỉnh của riêng bạn. Bạn cũng có thể sử dụng lại phần mềm điều khiển DMA. Để biết thêm thông tin về việc thay thế bộ lọc FIR, hãy tham khảo tệp transform.v được cung cấp với thiết kế mẫu.
Thông số kỹ thuật thiết kế phần cứng
- Bo mạch Phát triển Nios, Phiên bản Cyclone® II Stratix® II FPGA II
- Nios II lõi: Nios II/f hỗ trợ gỡ lỗi, I-cache 4 KB, D-cache 2 KB
- SSRAM: 2 MB
- DDR SDRAM: 32 MB
- Bộ tính giờ theo thời gian: độ phân giải 10 chúng tôi
- JTAG UART
- Vòng lặp khóa pha (PLL)
- ID hệ thống
- Bộ tăng tốc phần cứng FIR tùy chỉnh Avalon máy chủ MM
- Đồng thời hỗ trợ Bộ phát triển hệ thống nhúng, phiên bản Cyclone® III (3C120) và Bộ công cụ đánh giá nhúng Nios II, phiên bản Cyclone III (3C25)
Kết quả tăng tốc phần cứng
Trong ví dụ này (Hình 1), bộ tăng tốc phần cứng có khả năng hoạt động nhanh hơn hơn 500 lần so với thuật toán FIR tương đương được biên dịch cho bộ xử lý Nios II mềm.
Sử dụng ví dụ thiết kế này
Tải xuống mẫu thiết kế DMA được tăng tốc với ví dụ thiết kế DMA (tệp.zip)
Tải xuống FIR được tăng tốc với ví dụ thiết kế DMA tích hợp README (tệp.txt)
Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel®.
Tệp .zip chứa tất cả các tệp phần cứng và phần mềm cần thiết để tái tạo ví dụ cũng như tệp readme.txt. Tệp readme.txt chứa hướng dẫn xây dựng lại thiết kế.