Ví dụ thiết kế này là thiết kế Board Update Portal (BUP) chạy trên máy chủ web, chứa bộ xử lý Nios II và Intel® FPGA IP cho Điều khiển truy cập phương tiện Ethernet tốc độ gấp ba (MAC). Ví dụ thiết kế triển khai các tính năng cấu hình từ xa cơ bản Nios II hệ thống dựa trên EPCQ cho Cyclone® thiết bị FPGA V E.
Thiết kế có thể lấy một địa chỉ IP từ bất kỳ máy chủ DHCP nào và phục vụ một trang web từ flash trên bo mạch cho bất kỳ máy tính chủ lưu trữ nào trên cùng một mạng. Trang web cho phép bạn tải lên các thiết kế FPGA mới cho cả phần cứng người dùng và phần mềm người dùng, đồng thời bạn cũng có thể kích hoạt cấu hình lại từ hình ảnh nhà máy sang hình ảnh người dùng thông qua trang web.
Sử dụng ví dụ thiết kế này
Thiết kế này chạy trên bộ Cyclone phát triển FPGA V E. Để chạy ví dụ này, tải xuống gói cài đặt từ Intel FPGA thiết kế của bạn. Thực hiện theo hướng dẫn trong hướng dẫn tham khảo để chạy thiết kế.
Nếu bạn không chạy ví dụ thiết kế, hãy tham khảo FTA để gỡ lỗi và tìm nguyên nhân gốc rễ có thể. Nếu bạn muốn chuyển thiết kế sang các bộ phát triển khác, hãy tham khảo hướng dẫn di chuyển thiết kế để biết chi tiết.
Thông số kỹ thuật thiết kế
Thiết kế bao gồm các thành phần sau:
- Bộ điều khiển Flash nối tiếp Altera® nối tiếp
- Altera vòng lặp khóa pha (PLL)
- Cập Altera từ xa
- JTAG UART
- Bộ xử lý Nios II thế hệ thứ 2
- Bộ nhớ Trên Chip (RAM hoặc ROM)
- PIO (I/O song song)
- Bộ điều khiển đặt lại
- Bộ điều khiển DMA Phân tán tập hợp
- Thiết bị ngoại vi ID hệ thống
- Ethernet tốc độ gấp ba