Câu hỏi thường gặp về hiệu chuẩn EMIF, Các vấn đề đã biết và Danh sách kiểm tra

Có. Hiệu chuẩn là bo mạch cụ thể và sẽ cần cài đặt bo mạch được nhập chính xác. Chạy mô phỏng dấu vết bo mạch để xác định độ trễ dấu vết của bo mạch và nhập chính xác.

Chọn hệ số Thiết lập và Giữ Giảm như những gì được chỉ định trên bảng dữ liệu của nhà cung cấp bộ nhớ.

Có. Hiệu chuẩn sẽ không thành công nếu bạn có độ lệch addr/cmd không chính xác. Hiệu chuẩn sẽ thất bại ở giai đoạn đọc đầu tiên.

Các thông số thời gian không chính xác như độ trễ CAS, địa chỉ và lệnh ghi căn chỉnh dữ liệu có thể khiến hiệu chuẩn không thành công. Nó sẽ bị lỗi trong giai đoạn hiệu chuẩn độ trễ ghi cho UniPHY.
Tham số bộ nhớ sẽ cần tuân theo tốc độ hoạt động cụ thể của thiết kế, không tuân theo tốc độ bộ nhớ.

Có, bạn phải luôn tạo lại IP khi chuyển từ phiên bản phần mềm Quartus Prime hoặc Quartus II này sang phiên bản khác. Điều này là để đảm bảo dự án có phiên bản UniPHY và bộ điều khiển chính xác. Bạn sẽ có UniPHY mới nhất nhưng bạn vẫn có bộ điều khiển cũ nếu IP không được tạo lại.

Không. Nhưng bạn có thể thay đổi cài đặt pha trên GUI để làm cho đồng hồ nghiêng cân bằng hơn.

Nó có thể là. Vui lòng đảm bảo rằng bạn hiểu đầy đủ tác động của các ràng buộc cụ thể đối với chức năng EMIF trước khi thực hiện ràng buộc đối với thiết kế.

Việc phát hành rõ ràng trước cài đặt ba trạng thái sẽ ảnh hưởng đến lỗi hiệu chuẩn đối với các thiết bị không thuộc dòng V. Để kiểm tra bản phát hành rõ ràng trước cài đặt ba trạng thái: Trình biên dịch>Cài đặt>phát hành sẽ xóa trước ba trạng thái.
Nếu điều này không ở giai đoạn 'tắt', vui lòng thêm bài tập dưới đây vào tệp QSF:
"set_global_assignment -name RELEASE_CLEARS_BEFORE_TRI_STATES TẮT" Cả cài đặt và giá trị mặc định đều phải là "tắt".

Có. Định nghĩa và gán cổng rất quan trọng trong VHDL vì định nghĩa sai sẽ khiến phần mềm Quartus Prime hoặc Quartus II không thể kết nối các cổng đúng cách. Và điều này có thể khiến thiết kế không thể ra khỏi hiệu chuẩn.

Có. Bố trí bo mạch đã được thiết kế không tốt sẽ gây ra lỗi hiệu chuẩn. Thực hiện theo hướng dẫn bố trí bo mạch khi thiết kế bo mạch.

Tiếng ồn hoặc chập chờn từ giao diện hoặc hoạt động khác có thể làm hỏng tín hiệu giao diện. Luôn gỡ lỗi trong điều kiện yên tĩnh hoặc tắt tất cả các thao tác khác trên bo mạch và chạy thiết kế độc lập có vấn đề.

CK cần dài hơn DQS vì chỉ có thể điều chỉnh tín hiệu DQS (trễ) trong quá trình hiệu chuẩn.

Không. Intel FPGA khuyến cáo không nên chấm dứt mem_reset_n chút nào. Thông số kỹ thuật Micron cũng không đề cập đến bất kỳ lần kéo lên hoặc kéo xuống nào. Vui lòng xác nhận việc chấm dứt bo mạch phù hợp với thông số kỹ thuật của JEDEC.

Nếu bạn đang sử dụng 2 thiết bị bộ nhớ khác nhau (có thể thay thế cho nhau) trong cùng một bo mạch, hãy sử dụng giá trị trường hợp xấu nhất từ cả hai giao diện bộ nhớ trong tham số GUI cho thiết bị bộ nhớ và môi trường PCB.

Không. Vui lòng đảm bảo rằng VTT được chấm dứt và hủy ghép nối đúng cách.

Nó có thể là. Hãy đảm bảo rằng bạn có phiên bản silicon mới nhất có bản sửa lỗi fPLL. Nếu không, vui lòng kiểm tra phasdone PLL và tín hiệu khóa. Nếu điều đó bị mắc kẹt ở mức thấp, nó có liên quan đến vấn đề toàn cầu PLL.

Nó có thể là. Sự cố này có thể gây ra lỗi trong bất kỳ giai đoạn nào của quá trình hiệu chuẩn. Vấn đề này đã được khắc phục trong Quartus II phiên bản 13.1 và 14.0 thông qua các bản vá.

Vấn đề này đã không gây ra bất kỳ thất bại hiệu chuẩn trước đây. Để xác nhận, bạn phải định tuyến tín hiệu dll_delayctrlout trong Signal Tap và quan sát quá trình chuyển đổi khi Đọc dữ liệu từ Read FIFO bị hỏng. Sự cố này được khắc phục trong phiên bản Quartus® II 13.0SP1 DP5.

Sự cố lỗi đọc HMC-IOREG không gây ra lỗi hiệu chuẩn. Sự cố này đã được khắc phục trong phiên bản Quartus® II 13.0SP1 DP5 (Arria® V và Cyclone® FPGA) và 13.1 (SoC Arria V và SoC Cyclone® V) trở đi.

Trình tự hiệu chuẩn cũ hơn cho chân DM không tối ưu và điều này có thể gây ra lỗi hiệu chuẩn. Kiểm tra báo cáo hiệu chuẩn để tìm cửa sổ dữ liệu hợp lệ cho các chân DM. Nếu cửa sổ hợp lệ dữ liệu bằng không, thì nó có liên quan đến vấn đề này. Cập nhật lên phần mềm Quartus Prime hoặc Quartus II v13.0 trở lên để khắc phục sự cố này.

Nó có thể là. Khách hàng sử dụng Quartus II phiên bản 13.1.1 và 13.1.2 sẽ gặp phải lỗi hiệu chuẩn SDRAM trong Giai đoạn 1, Giai đoạn phụ 1. Sự cố này được khắc phục trong phiên bản Quartus II 13.1.3.

Nó có thể là. Sự cố này có thể gây ra thất bại trong quá trình hiệu chuẩn khi khách hàng đang sử dụng Quartus II phiên bản 13.0 hoặc 13.0SP1. Sự cố này đã được khắc phục trong phiên bản phần mềm Quartus Prime hoặc Quartus II 13.1 trở lên.

• Chương trình Intel® FPGA và Hỗ Trợ Cao Cấp Intel®
• Cộng đồng Intel® - Giải pháp FPGAs và có thể lập trình

Hướng dẫn cách đăng ký Hỗ Trợ Cao Cấp Intel® (IPS) cho Chương trình Intel® FPGA

• Hỗ Trợ Cao Cấp Intel® (IPS) cho Chương trình Intel® FPGA

• Thông tin thiết kế/dự án cơ bản kèm theo dự án lưu trữ.
• Liệt kê ra tình trạng thất bại.
• Chuẩn bị một SignalTap*2 có các tín hiệu cần thiết.
• Tín hiệu không hiệu chuẩn kích hoạt cho thiết kế không hiệu chuẩn.
• Kích hoạt tín hiệu lỗi trạng thái cho thiết kế không kiểm tra đọc/ghi không thành công.
• Sử dụng bộ công cụ gỡ lỗi để kiểm tra lề/cửa sổ. Tạo báo cáo gỡ lỗi trên bộ công cụ gỡ lỗi.
• Liệt kê bất kỳ thay đổi nào được thực hiện đối với các ràng buộc UniPHY mặc định trong yêu cầu dịch vụ.
• Cố gắng tái tạo vấn đề bằng cách sử dụng thiết kế Exmpale Intel FPGA.