ID bài viết: 000099410 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 01/08/2024

Tại sao IP FPGA MAC Ethernet 10G độ trễ thấp F-Tile hiển thị bộ phát triển mục tiêu dưới dạng bo mạch P-Tile và E-Tile?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    IP FPGA Intel® Ethernet 10G MAC Độ trễ thấp
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong Phần mềm thiết kế Quartus® Prime Pro Edition Phiên bản 24.2, tab Thiết kế ví dụ về GUI IP FPGA MAC 10G MAC độ trễ thấp F-Tile hiển thị bảng đích là Bộ phát triển Agilex™ 7 FPGA Chuỗi F (P-Tile sản xuất và E-Tile) khi mục tiêu là thiết bị dựa trên F-Tile.

Độ phân giải

Vấn đề này sẽ được giải quyết trong các phiên bản tương lai của Phần mềm thiết kế Quartus® Prime Pro Edition.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi F
Intel® Agilex™ Chuỗi I FPGAs và SoC FPGAs

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.