ID bài viết: 000099127 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 16/07/2024

Tại sao có vi phạm thời gian khôi phục trên Giao diện bộ nhớ ngoài Stratix® IP 10 FPGA cho tín hiệu reset_sync_pri_sdc_anchor DDR4?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    Giao diện bộ nhớ ngoài IP FPGA Intel® Stratix® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể thấy các vi phạm khôi phục trên tín hiệu reset_sync_pri_sdc_anchor do quảng cáo tự động trên toàn cầu của lần đặt lại này.

Độ phân giải

Để tránh vi phạm, hãy áp dụng gán sau để ngăn tín hiệu được quảng bá trên mạng toàn cầu:

set_instance_assignment -name GLOBAL_SIGNAL TẮT -to <hierarchy>|reset_sync_pri_sdc_anchor

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Intel® Stratix® 10 và FPGA SoC

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.