ID bài viết: 000099014 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 05/06/2024

Tốc độ dữ liệu máy thu tối thiểu được hỗ trợ bởi IP FPGA SERDES tín hiệu vi phân điện áp thấp (LVDS) với các thiết bị Agilex™ 5 là bao nhiêu?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Tốc độ dữ liệu máy thu tối thiểu được hỗ trợ bởi IP FPGA tín hiệu vi phân điện áp thấp (LVDS) SERDES trong các thiết bị Agilex™ 5 ở tất cả các chế độ là 600Mbps, bao gồm chế độ DPA , chế độ không phải DPA và chế độ CDR mềm .

Độ phân giải

Để hỗ trợ tốc độ dữ liệu thấp hơn 600Mbps, bạn có tùy chọn chọn chế độ DDIO trong GPIO FPGA IP.

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.