ID bài viết: 000098879 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 20/05/2024

Tại sao tôi thấy vi phạm độ rộng xung tối thiểu khi sử dụng tính năng Bật ép xung thành lõi trong IP FPGA GTS PMA/FEC Direct PHY trên thiết bị Agilex™ 5 khi sử dụng Phần mềm Quartus Prime Pro Edition phiên bản 24.1?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 24.1, việc sử dụng tính năng Bật ép xung thành lõi trong IP FPGA GTS PMA/FEC Direct PHY cho các thiết bị Agilex™ 5 có thể dẫn đến vi phạm độ rộng xung tối thiểu.

Độ phân giải

Thời gian của tính năng Bật ép xung thành lõi trên các thiết bị Agilex™ 5 là sơ bộ trong Phần mềm Quartus® Prime Pro Edition phiên bản 24.1. Nó là an toàn để bỏ qua vi phạm này.

Sự cố này sẽ được khắc phục trong phiên bản tương lai của Phần mềm Quartus® Prime Pro Edition.

1

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.