ID bài viết: 000098872 Loại nội dung: Lỗi in Lần duyệt cuối: 27/05/2024

Tại sao Thiết kế mẫu IP FPGA nén Fronthaul không thể đáp ứng các yêu cầu về thời gian, đặc biệt là với Stratix® 10 H-Tile?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 24.1, bạn có thể thấy lỗi thời gian khi Hướng dữ liệu được đặt thành "TX và RX" và Phương pháp nén được đặt thành "BFP".

    Độ phân giải

    Sự cố này dự kiến sẽ được khắc phục trong bản phát hành tương lai của Phần mềm Quartus® Prime Pro Edition.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 5 sản phẩm

    FPGA Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 NX
    FPGA SoC Intel® Stratix® 10 SX
    FPGA Intel® Stratix® 10 TX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.