ID bài viết: 000098869 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 27/05/2024

Tại sao có đường dẫn thời gian bất ngờ với đồng hồ HPS EMAC trong báo cáo thời gian khi HPS EMAC được định tuyến đến FPGA?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 24.1 trở về trước, bạn có thể thấy đường dẫn thời gian không mong muốn trong báo cáo thời gian cho đồng hồ EMAC khi HPS EMAC được định tuyến đến FPGA.

    Độ phân giải

    Dưới đây là thực thể hàng đầu đang giúp hiểu đồng hồ EMAC, "emac1_gtx_clk" và "user0_clock_clk" được sử dụng trong thiết kế nơi EMAC1 định tuyến đến FPGA:

    Để khắc phục sự cố này, sử dụng bên dưới SDC contranits:

    set_false_path -fall_from emac1_gtx_clk -rise_to emac1_gtx_clk

    set_false_path -fall_from emac1_gtx_clk -rise_to user0_clock_clk

    Thông tin bổ sung

    Sự cố sẽ được khắc phục trong bản phát hành tính năng của Phần mềm Quartus® Prime Pro Edition.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.