ID bài viết: 000098836 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 10/05/2024

Tại sao PLL Agilex™ 7 không đáp ứng Đặc tả biểu dữ liệu về thời gian cần thiết để khóa khỏi cấu hình kết thúc thiết bị hoặc hủy xác nhận đặt lại?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Trong Bảng dữ liệu thiết bị FPGAs và SoC Agilex™ 7, Bảng 30 hiển thị thông số kỹ thuật I/O PLL cho thời gian cần thiết để khóa khỏi cấu hình kết thúc thiết bị hoặc hủy xác nhận đặt lại, tLOCK là 1ms. Thời lượng phải được đo bắt đầu từ khi xác nhận chân init_done hoặc xác nhận tín hiệu areset, cho đến khi xác nhận tín hiệu khóa của một I/O PLL duy nhất. Xin lưu ý rằng thông số kỹ thuật này dành cho PLL độc lập và không tính đến độ phức tạp của thiết kế.

    Độ phân giải

    Không cần giải pháp thay thế, vì điều này chỉ để làm rõ thêm thông tin bảng dữ liệu.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.