ID bài viết: 000098764 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 20/05/2024

Tại sao Ví dụ thiết kế Ethernet 10G MAC Stratix® 10 FPGA IP 10M/100M/1G/2,5G/10G độ trễ thấp không thành công trong quá trình mô phỏng khi sử dụng công cụ Cadence* Xcelium*?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Ethernet 10G MAC Độ trễ thấp
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phiên bản Phần mềm Quartus® Prime Pro Phiên bản 23.3 trở về trước, Ví dụ thiết kế Ethernet 10M/100M/1G/2,5G/10G cho IP MAC Stratix® 10 FPGA Ethernet 10G Độ trễ thấp sẽ bị lỗi khi mô phỏng bằng công cụ Cadence* Xcelium*.

    Độ phân giải

    Sự cố này đã được khắc phục bắt đầu từ phiên bản 23.4 của Phần mềm Quartus® Prime Pro Edition.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.