Mô tả
Vì FPGA giải pháp Sở hữu trí tuệ (IP) đã thay thế Bộ xử lý Nios® V cho FPGA cho Nios II Bộ xử lý cho FGPA từ Phần mềm Quartus® Prime Pro Edition phiên bản 24.1, bạn có thể gặp phải rằng các nhiệm vụ QSF trong dự án của bạn có thể được sắp xếp lại sau khi nâng cấp IP lên Phần mềm Quartus® Prime Pro Edition phiên bản 24.1 dẫn đến vi phạm thời gian sau khi nâng cấp.
Danh sách các IP bị ảnh hưởng:
- IP cứng H-tile Ethernet Intel FPGA IP (Thiết kế mẫu)
- IP cứng E-tile Intel FPGA IP Ethernet (Thiết kế mẫu)
- Ví dụ thiết kế E-tile Hard IP Agilex™ 7
- Bộ tái cấu hình động F-tile FPGA IP
- IP 100G Ethernet 10 Stratix® 10 FPGA Độ trễ thấp
- Ethernet 25G Stratix® 10 IP FPGA
- IP FPGA Ethernet 40G E-tile Độ trễ thấp
- Ví dụ thiết kế IP FPGA Ethernet 50G độ trễ thấp (thiết bị Stratix® 10)
- Stratix® 10 10GBASE-KR PHY IP
- Ví dụ thiết kế IP FPGA cấu hình động E-tile
- Stratix® 10 10GBASE-KR PHY IP
- IP FPGA hệ thống con Ethernet
- Arria® 10 Bộ thu phát PHY gốc
- IP FPGA SDI II (Chỉ áp dụng cho Ví dụ thiết kế)
- IP FPGA HDMI (Chỉ áp dụng cho Ví dụ thiết kế)
- IP FPGA DisplayPort (Chỉ áp dụng cho Ví dụ thiết kế)
- F-tile bao gồm trong thiết kế
Độ phân giải
Một bản vá có sẵn để khắc phục sự cố này cho Phần mềm Quartus® Prime Pro Edition phiên bản 24.1.
Tải xuống và cài đặt Bản vá 0.14 từ liên kết thích hợp bên dưới.
- Tải xuống bản vá 0.14 cho Windows (quartus-24.1-0.14-windows.exe)
- Tải xuống bản vá 0.14 cho Linux (quartus-24.1-0.14-linux.run)
- Tải xuống Readme cho bản vá 0.14 (quartus-24.1-0.14-readme.txt)
Sự cố này được khắc phục bắt đầu với phiên bản phần mềm Quartus Prime Pro Edition 24.2.