ID bài viết: 000098420 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 27/03/2024

Tại sao tần số xung nhịp của *usr_clk lại khác nhau khi nhiều phiên bản PHY Lite cho Giao diện song song FPGA IP được triển khai

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 23.3 trở về trước, tần số xung nhịp * usr_clk khi nhiều phiên bản PHY Lite cho Giao diện song song Agilex™ 7 FPGA IP được triển khai không chính xác, gây ra kết quả phân tích thời gian không chính xác.

    Độ phân giải

    Để khắc phục sự cố này, hãy thực hiện các bước sau:

    1. Mở *pin_map.tcl trong thư mục .../synth

    2. Sửa đổi lệnh sau:

    Đặt chân (pll_ref_clock) $pll_ref_clock

    Để

    Đặt chân (pll_ref_clock) [get_pins -no_duplicates $pll_ref_clock]

    Sự cố này đã được khắc phục bắt đầu từ phiên bản 23.4 của Phần mềm Quartus® Prime Pro Edition.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.