ID bài viết: 000098408 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 02/08/2024

Tại sao cổng o_p0_rx_hi_ber của IP FPGA Đa tốc độ Ethernet F-Tile lại khẳng định theo AN/LT và DR từ cấu hình 100GE-4 đến 2x50GE-1 khi mô phỏng Ví dụ thiết kế IP FPGA Bộ tái cấu hình động F-Tile?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 23.4 trở lên, cổng o_p0_rx_hi_ber của IP FPGA Đa tốc độ Ethernet F-Tile có thể xác nhận theo Đào tạo Tự động đàm phán và liên kết (AN/LT) và Tái cấu hình động (DR) từ cấu hình 100GE-4 sang cấu hình 2x50GE-1 trong mô phỏng Bộ tái cấu hình động F-Tile FPGA Ví dụ thiết kế IP.

    Sự cố này không ảnh hưởng đến ví dụ thiết kế trong phần cứng.

    Độ phân giải

    Sự cố này được khắc phục bắt đầu với Phần mềm Quartus® Prime Pro Edition phiên bản 24.2.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.