ID bài viết: 000098406 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 12/11/2024

Tại sao đối tác liên kết của tôi báo cáo lỗi bit RX từ biến thể IP FPGA F-Tile PMA/FEC Direct PHY khi thông số "Chế độ Fifo Giao diện ô Tx" được đặt thành "Đăng ký"?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 23.3 trở lên, đối tác liên kết của bạn có thể báo cáo nhận được lỗi bit từ IP FPGA F-Tile PMA/FEC Direct PHY khi tham số Chế độ Fifo Giao diện ô Tx được đặt thành "Đăng ký".

    Độ phân giải

    Để khắc phục sự cố này, hãy thực hiện đọc và ghi sau trên bus reconfig_pdp của IP:

    1. Đọc, đăng ký 0x6000 cho tất cả các kênh của IP.
    2. Viết bit [10:9] của thanh ghi vào 2'b10. Giữ nguyên tất cả các bit khác của thanh ghi (thực hiện đọc, sửa đổi, ghi)

    Sự cố này dự kiến sẽ được khắc phục trong bản phát hành tương lai của Phần mềm Quartus® Prime Pro Edition.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.