ID bài viết: 000097763 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 02/12/2024

Lỗi (23721): Không thể đặt khối ref_sys_pll_clk_i0|systemclk_f_0|x_hip|gen_refclk_fgt_bb_[8].enabled.inst ở vị trí fgt_refclk_8 vì vị trí không thể lái xe đến kết cấu lõi.

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 23.4, "Xuất Refclk # 8 để sử dụng trong logic người dùng" và "Xuất Refclk # 9 để sử dụng trong logic người dùng" được hiển thị dưới dạng các tùy chọn có sẵn trong Tham chiếu F-Tile Agilex™ 7 và IP Đồng hồ PLL Hệ thống. Chọn một trong hai tùy chọn này sẽ dẫn đến Lỗi (23721) trong giai đoạn biên dịch Tạo logic.

Độ phân giải

Xuất Refclk #8 hoặc Refclk #9 để sử dụng trong logic người dùng không phải là tính năng được hỗ trợ trong bộ thu phát F-Tile Agilex™ 7. Refclk #1 đến Refclk #7 có thể được sử dụng để sử dụng xung nhịp tham chiếu bộ thu phát trong logic người dùng.

Sự cố này được giải quyết trong Phần mềm Quartus® Prime Pro Edition phiên bản 24.3.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

Intel Agilex® 7 FPGAs and SoC FPGAs

1

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.