Mô tả
Đồng hồ tham chiếu thiết bị F-Tile Intel Agilex® 7 có những yêu cầu đặc biệt mà người dùng phải tuân theo. Nếu không, thiết kế của bạn sẽ hoạt động bất thường và bộ thu phát có thể bị suy giảm hiệu suất.
Đồng hồ tham chiếu FHT:
- Bạn phải cung cấp xung nhịp tham chiếu ổn định và chạy cho FHT PMA khi cấu hình thiết bị. Nếu không, nó sẽ gây ra suy giảm hiệu suất làn FHT PMA.
- Khi xung nhịp tham chiếu FHT hoạt động, nó phải ổn định và vẫn hoạt động trong khi thiết bị được bật nguồn. Nếu không, nó sẽ làm giảm hiệu suất làn FHT PMA và bạn phải cấu hình lại thiết bị để thiết kế hoạt động bình thường.
- Định nghĩa ổn định xung nhịp tham chiếu FHT được chỉ định trong Bảng dữ liệu thiết bị Intel Agilex® 7 FPGAs và SoCs.
Đồng hồ tham chiếu FGT:
- Khi bạn kiểm tra Refclk, #i có sẵn tại và sau tham số cấu hình thiết bị trong Tham chiếu F-Tile và Đồng hồ PLL Hệ thống Intel FPGA IP
- Bạn phải cung cấp xung nhịp tham chiếu ổn định và chạy cho FGT khi cấu hình thiết bị. Nếu không, nó sẽ gây ra suy giảm hiệu suất làn FGT PMA.
- Khi xung nhịp tham chiếu FGT hoạt động, nó phải ổn định và vẫn hoạt động trong khi thiết bị được bật nguồn. Nếu không, nó sẽ gây ra suy giảm hiệu suất làn FGT PMA.
- Khi bạn bỏ chọn , Refclk #i khả dụng tại và sau tham số cấu hình thiết bị trong Tham chiếu F-Tile và Đồng hồ PLL Hệ thống Intel FPGA IP
- Bạn có thể cung cấp xung nhịp tham chiếu ổn định và chạy cho FGT sau khi cấu hình thiết bị.
- Sau khi đồng hồ tham chiếu FGT hoạt động, nó có thể không hoạt động.
- Định nghĩa ổn định xung nhịp tham chiếu FGT được chỉ định trong Bảng dữ liệu thiết bị Intel Agilex 7 FPGAs và SoCs.
Đồng hồ tham chiếu PLL hệ thống:
- Khi bạn kiểm tra Refclk #i có sẵn tại và sau tham số cấu hình thiết bị trong Tham chiếu F-Tile và Đồng hồ PLL hệ thống Intel FPGA IP
- Bạn phải cung cấp xung nhịp tham chiếu ổn định và đang chạy cho PLL hệ thống khi cấu hình thiết bị. Nếu không, PLL hệ thống sẽ không khóa và bạn phải cấu hình lại thiết bị để thiết bị hoạt động bình thường.
- Khi xung nhịp tham chiếu PLL của hệ thống hoạt động, nó phải ổn định và vẫn hoạt động trong khi thiết bị được bật nguồn. Nếu không, bạn phải cấu hình lại thiết bị để thiết bị hoạt động bình thường.
- Khi bạn bỏ chọn Refclk #i khả dụng tại và sau tham số cấu hình thiết bị trong Tham chiếu F-Tile và Đồng hồ PLL Hệ thống Intel FPGA IP
- Bạn có thể cung cấp xung nhịp tham chiếu ổn định và đang chạy cho PLL hệ thống sau khi cấu hình thiết bị.
- Khi xung nhịp tham chiếu PLL của hệ thống hoạt động, nó phải ổn định và vẫn hoạt động trong khi thiết bị được bật nguồn. Nếu không, bạn phải cấu hình lại thiết bị để thiết bị hoạt động bình thường.
- Mô hình Hệ thống PLL tham chiếu xung nhịp ổn định định định
- Phải tuân thủ Thông số kỹ thuật đầu vào xung nhịp tham chiếu FGT F-Tile được chỉ định trong Bảng dữ liệu thiết bị Intel Agilex® 7 FPGAs và SoCs.
- Độ chập chờn tối đa của xung nhịp tham chiếu phải nhỏ hơn +/-2,5%.
Để biết thêm chi tiết, vui lòng tham khảo Kiến trúc F-Tile và PMA và Hướng dẫn Sử dụng IP PHY Trực tiếp của FEC.
Độ phân giải
Người dùng phải tuân thủ các yêu cầu nói trên mà không có bất kỳ ngoại lệ nào.