ID bài viết: 000097291 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 15/11/2023

Làm thế nào để tôi đáp ứng Giao diện bộ nhớ ngoài Intel Agilex® 7 các nguyên tắc so khớp sai lệch khi sử dụng nhiều thiết bị đích trong sản xuất?

Môi Trường

    Giao diện bộ nhớ ngoài IP FPGA Intel® Stratix® 20
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Các thiết bị tương thích với chân cắm khác nhau có thể có độ trễ gói khác nhau đối với các chân được sử dụng bởi Giao diện bộ nhớ ngoài Intel Agilex® 7. Nếu bạn làm theo các yêu cầu được nêu trong phần Nguyên tắc so khớp độ lệch của Hướng dẫn sử dụng giao diện bộ nhớ ngoài, bạn có thể thấy không thể đáp ứng các yêu cầu cho nhiều thiết bị cùng một lúc. Hướng dẫn sử dụng chỉ bao gồm khi bạn định sử dụng một thiết bị trong giai đoạn phát triển và khác trong giai đoạn sản xuất.

Độ phân giải

Nếu bạn dự định sử dụng cả hai thiết bị trong sản xuất, bạn nên tính toán độ dài dấu vết bằng cách sử dụng giá trị độ trễ gói trung bình được tính từ độ trễ pin của cả hai thiết bị đích.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA và FPGA SoC Intel® Agilex™ 7

1

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.