ID bài viết: 000096811 Loại nội dung: Khả năng kết nối Lần duyệt cuối: 12/11/2024

Tại sao tệp .pin hiển thị yêu cầu điện áp VREF đối với các chân VREFB khi sử dụng các tiêu chuẩn I / O SSTL / HSTL / HSUL vi sai trong các thiết bị Agilex™ 7?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 23.2 trở về trước, tệp .pin hiển thị không chính xác điện áp VREF 0,6V so với chân VREFB khi sử dụng tiêu chuẩn I / O SSTL / HSTL / HSUL vi sai trong thiết bị Agilex™ 7. Các tiêu chuẩn I/O này không yêu cầu VREF bên ngoài.

    Độ phân giải

    Bạn có thể bỏ qua yêu cầu điện áp VREF bên ngoài nếu sử dụng các tiêu chuẩn I / O SSTL / HSTL / HSUL vi sai.

    Sự cố này được khắc phục bắt đầu từ Phần mềm Quartus® Prime Pro Edition phiên bản 24.1

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.