Do sự cố trong webcore IP F-Tile CPRI FPGA phiên bản 23.2, bạn có thể thấy lỗi khi tạo tệp trong thư mục "support_logic" với ví dụ thiết kế mô phỏng IP FPGA CPRI F-Tile trong khi chạy quy trình Tạo logic gạch Quartus® (QTLG) trong thiết kế ví dụ mô phỏng IP FPGA CPRI F-Tile nhiều lần.
Để khắc phục sự cố này trong webcore phiên bản 23.2 của thiết kế mô phỏng IP CPRI FPGA F-Tile, hãy làm theo các bước dưới đây.
1. Sửa đổi các tệp "cpri_ii_0_testbench/ip_components/tb_top.qsf" bằng cách chú thích dòng như hình dưới đây:
#set_global_assignment -tên SYSTEMVERILOG_FILE support_logic/tb_top_auto_tiles.sv
2. Sửa đổi tệp "cpri_ii_0_testbench/testbench/tb_top.sv" bằng cách đưa ra điều kiện định nghĩa sau cho "tb_top_auto_tiles tb_top_auto_tiles ()":
'ifndef ALTERA_RESERVED_QIS // Mã bị loại trừ cho Tổng hợp Quartus
tb_top_auto_tiles tb_top_auto_tiles ();
"Kết thúc
3. Thực hiện các lệnh được chỉ định, cụ thể là "quartus_ipgenerate" và "quartus_tlg," như được chỉ ra trong Mục 2.8 của Hướng dẫn sử dụng."
Giải pháp thay thế này sẽ không cần thiết khi người dùng không tạo thiết kế ví dụ mô phỏng IP CPRI FPGA F-Tile cho CPRI FPGA IP với thiết bị Agilex™ F-Tile.
Sự cố này dự kiến sẽ được khắc phục trong bản phát hành trong tương lai của IP FPGA F-Tile CPRI PHY.