ID bài viết: 000096562 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 10/01/2024

Tại sao Intel Agilex® 7 FPGA LPDDR5 lỗi trong Phần mềm Prime Pro Edition phiên bản 23.2 Intel® Quartus® với lỗi hiệu chuẩn?

Môi Trường

  • Phần mềm thiết kế Intel® Quartus® Prime
  • Phần mềm lập trình FPGA Intel®
  • Giao diện bộ nhớ ngoài IP FPGA Intel® Stratix® 20
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Để khắc phục sự cố này, hãy bỏ qua lỗi trong IP thiết bị LPDDR5 Mem khi thay đổi độ trễ đọc từ giá trị tự động tính toán từ 9 chu kỳ thành 10 chu kỳ vì bạn thực sự có thể chọn "Lưu cấu hình" ngay cả với Intel Agilex® 7 các lỗi chưa thanh toán Hoặc tăng độ trễ ghi từ 8 lên 9.

    Độ phân giải

    Sự cố này được khắc phục bắt đầu với Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 23.3. Người dùng có thể tạo các thiết kế với WDBI được bật chính xác bằng cách sử dụng độ trễ đọc / ghi mặc định.
    Tuy nhiên, người dùng không thể sử dụng độ trễ đọc/ghi tùy chỉnh ngoài độ trễ có trong bảng JEDEC.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.