Do sự cố trong phiên bản phần mềm Intel® Quartus® Prime Pro Edition 23.2. Bạn sẽ thấy thông báo lỗi được thấy bên dưới khi sử dụng M18x19_systolic với Preadder và Hệ số Verilog HDL. Mẫu ngôn ngữ.
Lỗi Verilog HDL tại <tên tệp mẫu>.v(46): giá trị bằng không hoặc âm cho kích thước
Để khắc phục sự cố này trong phiên bản Phần mềm Intel® Quartus® Prime Pro Edition 23.2, hãy làm theo các bước dưới đây:
Sửa đổi RTL trong mẫu Ngôn ngữ Intel® Quartus® Prime Pro - Tính năng DSP cho Thiết bị 20 nm - M18x19_systolic với Preadder và Hệ số:
Từ:
reg đã ký [COEF_WIDTH-1:0] c4_coef [0];
Để:
Reg đã ký [COEF_WIDTH-1:0] c4_coef[0:0];
Hoặc:
Reg đã ký [COEF_WIDTH-1:0] c4_coef;
Sự cố này đã được khắc phục bắt đầu từ Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 23.3.