Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 23.2 trở về trước, bạn có thể thấy lỗi nội bộ này khi Power Analyzer được thực thi trong thiết bị Agilex™ 7. Lỗi này là do mô tả ràng buộc thiết kế tóm tắt (SDC) không phù hợp cho IP FPGA đặt lại bản phát hành.
Dòng: <số> trong thông báo lỗi phụ thuộc vào phiên bản Phần mềm Quartus® Prime Pro Edition.
Khi sử dụng phiên bản 22.4 trở về trước, đó là Line: 201.
Khi sử dụng phiên bản 23.1 trở lên, đó là Dòng: 183.
Để khắc phục lỗi, hãy xóa tệp SDC sau khỏi danh sách tệp tệp SDC cho Bộ phân tích thời gian trước khi thực hiện Power Analyzer.
- reset_release/altera_s10_user_rst_clkgate_<Number>/synth/altera_s10_user_rst_clkgate_fm.sdc
Xin lưu ý rằng <số> trong đường dẫn tệp phụ thuộc vào phiên bản Phần mềm Quartus® Prime Pro Edition.
Để loại trừ tệp SDC ở trên khỏi Trình phân tích Thời gian, hãy sử dụng các bước sau
- Mở cửa sổ Cài đặt
- Chọn Timing Analyzer trong bảng Category của cửa sổ Settings (Cài đặt)
- Xóa đường dẫn tương đối < khỏi thư mục dự án>/reset_release.ip khỏi danh sách tệp SDC để đưa vào dự án
Sự cố này sẽ được khắc phục trong phiên bản tương lai của Phần mềm Quartus® Prime Pro Edition.