ID bài viết: 000095817 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 02/08/2023

Tại sao Bộ phân tích Thời gian hiển thị tín hiệu dữ liệu dưới dạng xung nhịp cơ bản trong Trình xem Mạng Đồng hồ?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 23.2 trở về trước, bạn có thể thấy rằng Trình xem mạng đồng hồ trong Bộ phân tích thời gian hiển thị không chính xác một số tín hiệu dữ liệu nhất định dưới dạng đồng hồ cơ bản.

    Vấn đề này phát sinh khi Bộ phân tích Thời gian phát hiện ràng buộc SDC xác định quạt đồng hồ ra cả dữ liệu và cổng đồng hồ. Điều quan trọng cần lưu ý là hành vi này không ảnh hưởng đến phân tích thời gian của các đường dẫn liên quan.

    Sự cố này chỉ ảnh hưởng đến Intel® Stratix® 10 thiết bị.

    Độ phân giải

    Có thể an toàn khi bỏ qua đồng hồ có nguồn gốc từ các chân dữ liệu, như được báo cáo trong Trình xem mạng đồng hồ.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.